公开(公告)号：US6127232A

公开(公告)日：2000-10-03

申请号：US339528

申请日：1999-06-24

申请人： Amitava Chatterjee ,  Richard A. Chapman ,  Syed Suhail Murtaza

发明人： Amitava Chatterjee ,  Richard A. Chapman ,  Syed Suhail Murtaza

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/423

CPC分类号： H01L29/42376 ,  H01L21/28114 ,  H01L21/76224 ,  H01L21/823412 ,  H01L21/82345 ,  H01L21/823807 ,  H01L27/092 ,  H01L29/41783 ,  H01L29/66545 ,  H01L29/66575 ,  H01L29/66628 ,  H01L29/66651 ,  H01L29/78 ,  Y10S438/926

摘要： A counter-doped epitaxial silicon (doped opposite to the substrate type) is used to form the buried layer in a CMOS transistor, while maintaining an abrupt channel profile. Shallow source/drain junctions with abrupt source/drain profiles may be formed using raised (or elevated) source/drain design. The invention encompasses a transistor structure including a doped silicon substrate, and an oppositely-doped epitaxial silicon layer formed on the substrate. A gate is formed on the epitaxial layer, the gate defining a channel region in the epitaxial layer underneath the gate. A layer is formed on the epitaxial silicon layer on opposing sides of, and is electrically isolated from, the gate.

摘要翻译： 在CMOS晶体管中使用反掺杂外延硅（与衬底类型相反掺杂）在保持突然的沟道分布的同时形成掩埋层。 可以使用升高（或提升）的源极/漏极设计形成具有突然的源极/漏极分布的浅源极/漏极结。 本发明包括一种晶体管结构，其包括掺杂硅衬底和形成在衬底上的相对掺杂的外延硅层。 栅极形成在外延层上，栅极在栅极下方的外延层中限定沟道区。 在栅极的相对侧上的外延硅层上形成层，并且与栅极电隔离。

公开(公告)号：US5595922A

公开(公告)日：1997-01-21

申请号：US330655

申请日：1994-10-28

申请人： Howard L. Tigelaar ,  Bert R. Riemenschneider ,  Richard A. Chapman ,  Andrew T. Appel

发明人： Howard L. Tigelaar ,  Bert R. Riemenschneider ,  Richard A. Chapman ,  Andrew T. Appel

IPC分类号： H01L21/8247 ,  H01L21/28 ,  H01L21/8238 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L21/265 ,  H01L21/70 ,  H01L27/00

CPC分类号： H01L21/823857 ,  H01L21/28167 ,  H01L21/28211 ,  Y10S438/911 ,  Y10S438/981

摘要： One embodiment of the present invention is a method of simultaneously forming high-voltage (12) and low-voltage (10) devices on a single substrate (14), the method comprising: forming a thin oxide layer (18) on the substrate, the thin oxide layer having a desired thickness for a gate oxide for the low-voltage device; selectively forming a gate structure (30) for the high-voltage device, the thin oxide is situated between the gate structure and the substrate; and selectively thickening the thin oxide under the gate structure while keeping the thin oxide layer utilized for the low-voltage device at the desired thickness.

摘要翻译： 本发明的一个实施例是在单个衬底（14）上同时形成高电压（12）和低电压（10）器件的方法，所述方法包括：在衬底上形成薄的氧化物层（18） 所述薄氧化物层具有用于所述低压器件的栅极氧化物的期望厚度; 选择性地形成用于高电压器件的栅极结构（30），薄氧化物位于栅极结构和衬底之间; 并且在栅极结构下选择性地增厚薄氧化物，同时将用于低电压器件的薄氧化物层保持在期望的厚度。

公开(公告)号：US5468666A

公开(公告)日：1995-11-21

申请号：US55999

申请日：1993-04-29

申请人： Richard A. Chapman

发明人： Richard A. Chapman

IPC分类号： H01L29/78 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/49 ,  H01L21/265

CPC分类号： H01L29/4916 ,  H01L27/088 ,  H01L27/0922

摘要： A semiconductor device having high and low voltage transistors on the same chip. High voltage NMOS transistor 76 comprises a polysilicon gate 40 doped at a first dopant level. Low voltage NMOS transistor comprises a polysilicon gate 44 doped at a second dopant level. The second dopant level is higher than the first. High voltage PMOS transistor 84 comprises a polysilicon gate 48 doped at a third dopant level. Low voltage PMOS transistor comprises a polysilicon gate 52 doped at a fourth dopant level. The fourth dopant level is higher than the third.

摘要翻译： 在同一芯片上具有高低压晶体管的半导体器件。 高电压NMOS晶体管76包括以第一掺杂剂水平掺杂的多晶硅栅极40。 低电压NMOS晶体管包括以第二掺杂剂水平掺杂的多晶硅栅极44。 第二掺杂剂水平高于第一掺杂剂水平。 高电压PMOS晶体管84包括以第三掺杂剂水平掺杂的多晶硅栅极48。 低电压PMOS晶体管包括以第四掺杂剂水平掺杂的多晶硅栅极52。 第四种掺杂剂水平高于第三种。

公开(公告)号：US5079180A

公开(公告)日：1992-01-07

申请号：US568305

申请日：1990-08-16

申请人： Mark S. Rodder ,  Richard A. Chapman

发明人： Mark S. Rodder ,  Richard A. Chapman

IPC分类号： H01L21/336 ,  H01L29/08

CPC分类号： H01L29/66628 ,  H01L29/0847

摘要： A raised source/drain transistor is provided having thin sidewall spacing insulators (54) adjacent the transistor gate (48). A first sidewall spacer (64) is disposed adjacent thin sidewall spacing insulator (54) and raised source/drain region (60). A second sidewall spacer (66) is formed at the interface between field insulating region (44) and raised source/drain region (60).

摘要翻译： 提供了一个升高的源极/漏极晶体管，其具有与晶体管栅极（48）相邻的薄的侧壁间隔绝缘体（54）。 第一侧壁间隔物（64）邻近薄侧壁间隔绝缘体（54）和升高的源/漏区（60）设置。 第二侧壁间隔物（66）形成在场绝缘区域（44）和凸起源极/漏极区域（60）之间的界面处。

公开(公告)号：US4892614A

公开(公告)日：1990-01-09

申请号：US321699

申请日：1989-03-10

申请人： Richard A. Chapman ,  Clarence W. Teng

发明人： Richard A. Chapman ,  Clarence W. Teng

IPC分类号： H01L21/762

CPC分类号： H01L21/76235 ,  H01L21/76229

摘要： A multiple recess isolation technology avoids stress induced defects while providing a substantially planar surface. A silicon substrate (10) is patterned and etched, creating active moat regions (18) and recesses (20a-b and 21a-b). the recesses are filled with oxide by growing a field oxide (40) in wide recessed regions (21) using a LOCOS process, while depositing a planarization field oxide (44) in narrow recessed regions (20). After etching the structure to obtain a planar surface, standard procedures are used to fabricate the active devices. The process uses a single photolithographic masking step and results in only a very small loss of the width electrically active regions.

摘要翻译： 多凹陷隔离技术避免了应力诱发的缺陷，同时提供了基本平坦的表面。 对硅衬底（10）进行构图和蚀刻，形成活动的护套区域（18）和凹槽（20a-b和21a-b）。 通过使用LOCOS工艺在宽的凹陷区域（21）中生长场氧化物（40），同时在窄的凹陷区域（20）中沉积平坦化场氧化物（44）来使凹陷部填充有氧化物。 在蚀刻结构以获得平坦表面之后，使用标准程序来制造有源器件。 该过程使用单个光刻掩模步骤，并且导致宽度电活性区域的非常小的损失。

公开(公告)号：US4890141A

公开(公告)日：1989-12-26

申请号：US214912

申请日：1988-06-29

申请人： Thomas E. Tang ,  Che-Chia Wei ,  Roger A. Haken ,  Richard A. Chapman

发明人： Thomas E. Tang ,  Che-Chia Wei ,  Roger A. Haken ,  Richard A. Chapman

IPC分类号： H01L21/768 ,  H01L21/8247 ,  H01L27/092 ,  H01L27/105 ,  H01L27/11

CPC分类号： H01L27/11526 ,  H01L21/76895 ,  H01L27/092 ,  H01L27/105 ,  H01L27/1104 ,  H01L27/1108 ,  H01L27/11543 ,  Y10S257/903 ,  Y10S257/915

摘要： A CMOS device wherein the N-channel devices have n+ gates, and the P-channel devices have p+ gates. A TiN local interconnect system is used to connect the two types of gates, as well as providing connections to moat.

摘要翻译： 一种CMOS器件，其中N沟道器件具有n +栅极，并且P沟道器件具有p +栅极。 TiN局部互连系统用于连接两种类型的门，以及提供护城河的连接。

公开(公告)号：US4845047A

公开(公告)日：1989-07-04

申请号：US66911

申请日：1987-06-25

申请人： Thomas C. Holloway ,  Roger A. Haken ,  Richard A. Chapman

发明人： Thomas C. Holloway ,  Roger A. Haken ,  Richard A. Chapman

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092

CPC分类号： H01L29/66575 ,  H01L21/28035 ,  H01L21/823807 ,  H01L27/0928

摘要： Polysilicon gate insulated gate field effect transistors with threshold adjustment implants made after the gate oxide (156) and a split of the polysilicon gate (158) have been formed provides a shallow, tight dopant profile.

摘要翻译： 已经形成了栅极氧化层（156）和多晶硅栅极（158）的分裂之后形成的具有阈值调整植入物的多晶硅栅极绝缘栅场效应晶体管提供了一种浅而紧密的掺杂物分布。

公开(公告)号：US4377904A

公开(公告)日：1983-03-29

申请号：US185468

申请日：1980-09-09

申请人： Richard A. Chapman ,  Dennis D. Buss ,  Michael A. Kinch

发明人： Richard A. Chapman ,  Dennis D. Buss ,  Michael A. Kinch

IPC分类号： H01L21/473 ,  H01L27/148 ,  H01L29/06 ,  H01L29/221 ,  H01L29/40 ,  H01L29/49 ,  H01L21/20 ,  H01L21/285 ,  H01L27/14

CPC分类号： H01L29/402 ,  H01L21/473 ,  H01L27/14696 ,  H01L27/14875 ,  H01L29/221 ,  H01L29/495 ,  Y10S148/084

摘要： A monolithic charge-coupled infrared imaging device (CCIRID) is fabricated on N-type HgCdTe. A native oxide layer on the semiconductor is used, in combination with ZnS to provide first level insulation. An opaque field plate over first level insulation is provided for signal channel definition. Second level insulation (ZnS) is substantially thicker than the first level, and is provided with a stepped or sloped geometry under the first level gates. Input and output diodes are provided with MIS guard rings to increase breakdown voltages.

摘要翻译： 在N型HgCdTe上制作了单片电荷耦合红外成像器件（CCIRID）。 与ZnS组合使用半导体上的自然氧化物层以提供一级绝缘。 提供了超过一级绝缘的不透明场板，用于信号通道定义。 第二级绝缘（ZnS）基本上比第一级更厚，并且在第一级门下方设置阶梯式或倾斜几何形状。 输入和输出二极管配有MIS保护环以增加击穿电压。

公开(公告)号：US08214745B2

公开(公告)日：2012-07-03

申请号：US10751616

申请日：2004-01-05

申请人： Richard A. Chapman

发明人： Richard A. Chapman

IPC分类号： G06F3/00 ,  G06F15/16

CPC分类号： G06F17/30873 ,  G06F2216/15

摘要： Assisting navigation of a first browser executing on a first data processing system is provided by navigating, responsive to a second browser executing on a second data processing system, to identify information to be displayed using the first browser on the first data processing system. An identifier is request to associate with the identified information and the identifier is dynamically generated responsive to the request for an identifier. The identifier is associated with the identified information to be displayed using the first browser such that the identified information may be retrieved using the identifier.

摘要翻译： 通过对在第二数据处理系统上执行的第二浏览器进行导航来识别在第一数据处理系统上使用第一浏览器来显示的信息的导航来提供协助在第一数据处理系统上执行的第一浏览器的导航。 标识符是与所识别的信息相关联的请求，并且响应于对标识符的请求动态地生成标识符。 标识符与要使用第一浏览器显示的标识信息相关联，使得可以使用标识符来检索所标识的信息。

公开(公告)号：US6118161A

公开(公告)日：2000-09-12

申请号：US69569

申请日：1998-04-29

申请人： Richard A. Chapman ,  Theodore W. Houston ,  Keith A. Joyner

发明人： Richard A. Chapman ,  Theodore W. Houston ,  Keith A. Joyner

IPC分类号： H01L21/335 ,  H01L21/336 ,  H01L29/04 ,  H01L29/786 ,  H01L29/78

CPC分类号： H01L29/785 ,  B82Y10/00 ,  H01L29/045 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7854

摘要： A transistor (100) having a strip channel or channels (108) in which the current flow in is the lateral direction between source (110) and drain (112). The gate (116) is located on the sidewalls and, if desired, the top of the strip channel (108). In a preferred embodiment of the invention, a disposable gate process is used that allows the source (110) and drain (112) regions to be self-aligned to the gate (116).

摘要翻译： 具有带通道或通道（108）的晶体管（100），其中电流流入其中源极（110）和漏极（112）之间的横向方向。 门（116）位于侧壁上，并且如果需要，位于条形通道（108）的顶部。 在本发明的优选实施例中，使用允许源极（110）和漏极（112）区域与栅极（116）自对准的一次性栅极工艺。