公开(公告)号：US07960821B2

公开(公告)日：2011-06-14

申请号：US12716980

申请日：2010-03-03

申请人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

发明人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

IPC分类号： H01L21/00

CPC分类号： H01L21/76811 ,  H01L21/76807 ,  H01L21/76813 ,  H01L21/7684 ,  H01L23/522 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit device and method of making the integrated circuit device are disclosed. An exemplary apparatus includes: a semiconductor layer; and a dielectric layer on the semiconductor layer, the dielectric layer having conductive vias and dummy vias formed therein, wherein the conductive vias and dummy vias extend varying distances into the dielectric layer, the conductive vias extending through the dielectric layer to the semiconductor layer, and the dummy vias extending through the dielectric layer to a distance above the semiconductor layer.

摘要翻译： 公开了一种集成电路器件及其制造方法。 示例性装置包括：半导体层; 以及在该半导体层上的电介质层，该电介质层具有形成在其中的导电通孔和虚拟通孔，其中该导电通路和虚拟通孔将延伸到该介电层的变化距离，该导电通孔延伸穿过该介电层至该半导体层，以及 虚拟通孔延伸穿过介电层到半导体层上方一段距离。

公开(公告)号：US20070224795A1

公开(公告)日：2007-09-27

申请号：US11457032

申请日：2006-07-12

申请人： Kuei Shun CHEN ,  Chin-Hsiang LIN ,  Vencent CHANG ,  Lawrence LIN ,  Lai Chien WEN ,  Jhun Hua CHEN

发明人： Kuei Shun CHEN ,  Chin-Hsiang LIN ,  Vencent CHANG ,  Lawrence LIN ,  Lai Chien WEN ,  Jhun Hua CHEN

IPC分类号： H01L21/44

CPC分类号： H01L21/76811 ,  H01L21/76807 ,  H01L21/76813 ,  H01L21/7684 ,  H01L23/522 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of making an integrated circuit includes providing a low-k dielectric layer on a substrate, the low-k dielectric layer including or adjacent to a plurality of conductive features; patterning the low-k dielectric layer to form trenches; patterning the low-k dielectric layer to form conductive vias and dummy vias, wherein each of the conductive vias is aligned with at least one of the plurality of the conductive features and at least one of the trenches, and each of the dummy vias is a distance above the plurality of conductive features; filling the trenches, conductive vias, and dummy vias using one or more conductive materials; and planarizing the conductive material(s).

摘要翻译： 制造集成电路的方法包括在衬底上提供低k电介质层，低k电介质层包括或邻近多个导电特征; 图案化低k电介质层以形成沟槽; 图案化低k电介质层以形成导电通孔和虚拟通孔，其中每个导电通孔与多个导电特征中的至少一个对齐，并且至少一个沟槽，并且每个虚拟通孔是 在多个导电特征之上的距离; 使用一种或多种导电材料填充沟槽，导电通孔和虚拟通孔; 并平坦化导电材料。

公开(公告)号：US20050123863A1

公开(公告)日：2005-06-09

申请号：US10728135

申请日：2003-12-03

申请人： Vencent Chang ,  George Liu ,  Norman Chen

发明人： Vencent Chang ,  George Liu ,  Norman Chen

IPC分类号： G03F7/00 ,  G03F7/09 ,  G03F7/11 ,  G03F7/20 ,  G03F7/38

CPC分类号： G03F7/70341 ,  G03F7/094 ,  G03F7/11 ,  G03F7/38 ,  G03F7/70425

摘要： An immersion lithography process is described as follows. A photoresist layer and a protective layer are sequentially formed on a material layer, and then an immersion exposure step is performed to define an exposed portion and an unexposed portion in the photoresist layer. A solubilization step is conducted to solubilize the protective layer on the exposed portion of the photoresist layer, and then a development step is conducted to remove the exposed portion of the photoresist layer and the protective layer thereon. Since the photoresist layer is covered with the protective layer, the chemicals in the photoresist layer do not diffuse into the immersion liquid to cause contamination. The protective layer can be patterned simultaneously in the development step, and no extra step is required to remove the protective layer. Therefore, the whole lithography process is not complicated.

摘要翻译： 浸没式光刻工艺描述如下。 光致抗蚀剂层和保护层依次形成在材料层上，然后进行浸没曝光步骤以限定光刻胶层中的曝光部分和未曝光部分。 进行溶解步骤以将保护层溶解在光致抗蚀剂层的暴露部分上，然后进行显影步骤以除去其上的光致抗蚀剂层和保护层的暴露部分。 由于光致抗蚀剂层被保护层覆盖，所以光致抗蚀剂层中的化学物质不会扩散到浸没液中以引起污染。 在显影步骤中可以同时形成保护层，并且不需要额外的步骤来除去保护层。 因此，整个光刻过程并不复杂。

公开(公告)号：US08472005B2

公开(公告)日：2013-06-25

申请号：US11677693

申请日：2007-02-22

申请人： George Liu ,  Kuei Shun Chen ,  Norman Chen ,  Vencent Chang ,  Chin-Hsiang Lin

发明人： George Liu ,  Kuei Shun Chen ,  Norman Chen ,  Vencent Chang ,  Chin-Hsiang Lin

IPC分类号： G03B27/54

CPC分类号： G03F7/70425 ,  G03F7/701

摘要： System and method for enhancing optical lithography methodology for hole patterning in semiconductor fabrication are described. In one embodiment, a photolithography system comprises an illumination system for conditioning light from a light source, the illumination system producing a three-pore illumination pattern; a reticle comprising at least a portion of a pattern to be imaged onto a substrate, wherein the three-pore illumination pattern produced by the illumination system is projected through the reticle; and a projection lens disposed between the reticle and the substrate.

摘要翻译： 描述了用于增强半导体制造中的孔图案化的光学光刻方法的系统和方法。 在一个实施例中，光刻系统包括用于调节来自光源的光的照明系统，所述照明系统产生三孔照明图案; 包括至少一部分要成像到基底上的图案的掩模版，其中由照明系统产生的三孔照明图案通过掩模版投射; 以及设置在掩模版和基板之间的投影透镜。

公开(公告)号：US20100155963A1

公开(公告)日：2010-06-24

申请号：US12716980

申请日：2010-03-03

申请人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

发明人： Kuei Shun Chen ,  Chin-Hsiang Lin ,  Vencent Chang ,  Lawrence Lin ,  Lai Chien Wen ,  Jhun Hua Chen

IPC分类号： H01L23/48

CPC分类号： H01L21/76811 ,  H01L21/76807 ,  H01L21/76813 ,  H01L21/7684 ,  H01L23/522 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit device and method of making the integrated circuit device are disclosed. An exemplary apparatus includes: a semiconductor layer; and a dielectric layer on the semiconductor layer, the dielectric layer having conductive vias and dummy vias formed therein, wherein the conductive vias and dummy vias extend varying distances into the dielectric layer, the conductive vias extending through the dielectric layer to the semiconductor layer, and the dummy vias extending through the dielectric layer to a distance above the semiconductor layer.

摘要翻译： 公开了一种集成电路器件及其制造方法。 示例性装置包括：半导体层; 以及在该半导体层上的电介质层，该电介质层具有形成在其中的导电通孔和虚拟通孔，其中该导电通路和虚拟通孔将延伸到该介电层的变化距离，该导电通孔延伸穿过该介电层至该半导体层，以及 虚拟通孔延伸穿过介电层到半导体层上方一段距离。

公开(公告)号：US20100109054A1

公开(公告)日：2010-05-06

申请号：US12650719

申请日：2009-12-31

申请人： George Liu ,  Kuei Shun Chen ,  Vencent Chang ,  Shang-Wen Chang

发明人： George Liu ,  Kuei Shun Chen ,  Vencent Chang ,  Shang-Wen Chang

IPC分类号： H01L29/772 ,  H01L21/467 ,  H01L29/06

CPC分类号： H01L21/32139 ,  G03F7/091 ,  G03F7/095 ,  H01L21/0273 ,  Y10S438/952

摘要： Provided is a semiconductor device. The device includes a substrate having a photo acid generator (PAG) layer on the substrate. The PAG layer is exposed to radiation. A photoresist layer is formed on the exposed PAG layer. The exposed PAG layer generates an acid. The acid decomposes a portion of the formed photoresist layer. In one embodiment, the PAG layer includes organic BARC. The decomposed portion of the photoresist layer may be used as a masking element.

摘要翻译： 提供一种半导体器件。 该器件包括在衬底上具有光酸产生器（PAG）层的衬底。 PAG层暴露于辐射。 在曝光的PAG层上形成光致抗蚀剂层。 暴露的PAG层产生酸。 酸分解形成的光致抗蚀剂层的一部分。 在一个实施例中，PAG层包括有机BARC。 光致抗蚀剂层的分解部分可以用作掩模元件。

公开(公告)号：US20080204688A1

公开(公告)日：2008-08-28

申请号：US11677693

申请日：2007-02-22

申请人： George Liu ,  Kuei Shun Chen ,  Norman Chen ,  Vencent Chang ,  Chin-Hsiang Lin

发明人： George Liu ,  Kuei Shun Chen ,  Norman Chen ,  Vencent Chang ,  Chin-Hsiang Lin

IPC分类号： G03B27/54

CPC分类号： G03F7/70425 ,  G03F7/701

摘要： System and method for enhancing optical lithography methodology for hole patterning in semiconductor fabrication are described. In one embodiment, a photolithography system comprises an illumination system for conditioning light from a light source, the illumination system producing a three-pore illumination pattern; a reticle comprising at least a portion of a pattern to be imaged onto a substrate, wherein the three-pore illumination pattern produced by the illumination system is projected through the reticle; and a projection lens disposed between the reticle and the substrate.

摘要翻译： 描述了用于增强半导体制造中的孔图案化的光学光刻方法的系统和方法。 在一个实施例中，光刻系统包括用于调节来自光源的光的照明系统，所述照明系统产生三孔照明图案; 包括至少一部分要成像到基底上的图案的掩模版，其中由照明系统产生的三孔照明图案通过掩模版投射; 以及设置在掩模版和基板之间的投影透镜。

公开(公告)号：US06680252B2

公开(公告)日：2004-01-20

申请号：US09854966

申请日：2001-05-15

申请人： Anseime Chen ,  Hui-Ling Huang ,  Vencent Chang ,  Andersen Chang

发明人： Anseime Chen ,  Hui-Ling Huang ,  Vencent Chang ,  Andersen Chang

IPC分类号： H01L21302

CPC分类号： H01L21/76808 ,  H01L21/0276

摘要： The present invention is directed to a method for planarizing BARC layer in dual damascene process. For forming a dual damascene interconnect structure, by use of the present invention, a planar topography of the BARC layer is achieved by chemical mechanical polishing. The present invention applies a low temperature to bake the coated BARC layer before BARC material cross-links and induces the anti-reflective characteristic. Then, the BARC layer is planarized by chemical mechanical polishing. Next, a high temperature baking of the BARC layer is provided before coating the photoresist, so formation of the BARC layer is controlled with minimized variation in surface level and has the antireflective characteristic. Thus, the profile distortion on the via and the critical dimension control for the via are improved by patterning the via on a planar and an anti-reflective surface.

摘要翻译： 本发明涉及一种用于在双镶嵌工艺中平坦化BARC层的方法。 为了形成双镶嵌互连结构，通过使用本发明，通过化学机械抛光实现了BARC层的平面形貌。 本发明应用低温以在BARC材料交联之前烘烤涂覆的BARC层并诱导抗反射特性。 然后，BARC层通过化学机械抛光进行平面化。 接下来，在涂覆光致抗蚀剂之前提供BARC层的高温烘烤，因此以最小化的表面水平的变化来控制BARC层的形成并具有抗反射特性。 因此，通过在平面和抗反射表面上图形化通孔来改善通孔上的轮廓畸变和通孔的临界尺寸控制。

公开(公告)号：US06458705B1

公开(公告)日：2002-10-01

申请号：US09874522

申请日：2001-06-06

申请人： Kuei-Chun Hung ,  Vencent Chang ,  I-Hsiung Huang ,  Ya-Hui Chang

发明人： Kuei-Chun Hung ,  Vencent Chang ,  I-Hsiung Huang ,  Ya-Hui Chang

IPC分类号： H01L2100

CPC分类号： H01L21/76808

摘要： In accordance with the present invention, a method for forming a via-first dual damascene interconnect structure by using gap-filling material whose thickness is easily controlled by a developer is provided. The essential part of the present invention is the application of gap-filling materials such as novolak, PHS, acrylate, methacrylate, and COMA to fill vias. Filling vias with these materials can get a greater planar topography for trench patterning due to its excellent gap-filling capacity, protect the bottom of vias from damage during the trench etch, and prevent the fence problem by using a developer to control its thickness in vias.

摘要翻译： 根据本发明，提供了一种通过使用其厚度容易由显影剂控制的间隙填充材料形成通孔 - 第一双镶嵌互连结构的方法。 本发明的主要部分是填充空隙填充材料如酚醛清漆，PHS，丙烯酸酯，甲基丙烯酸酯和COMA以填充通孔。 这些材料的填充通孔可以获得更大的平面形状，用于沟槽图案化，由于其优异的间隙填充能力，保护通孔的底部不受沟槽蚀刻期间的损坏，并通过使用显影剂来控制其通孔中的厚度来防止栅栏问题 。

公开(公告)号：US20120114872A1

公开(公告)日：2012-05-10

申请号：US13346917

申请日：2012-01-10

申请人： Hsiao-Tzu Lu ,  Keui Shun Chen ,  Tsiao-Chen Wu ,  Vencent Chang ,  George Liu

发明人： Hsiao-Tzu Lu ,  Keui Shun Chen ,  Tsiao-Chen Wu ,  Vencent Chang ,  George Liu

IPC分类号： B05D3/00 ,  B05D5/00 ,  B05D1/36

CPC分类号： G03F7/405 ,  G03F7/0035

摘要： The method of patterning a photosensitive layer includes providing a substrate including a first layer formed thereon, treating the substrate including the first layer with cations, forming a first photosensitive layer over the first layer, patterning the first photosensitive layer to form a first pattern, treating the first pattern with cations, forming a second photosensitive layer over the treated first pattern, patterning the second photosensitive layer to form a second pattern, and processing the first layer using the first and second patterns as a mask.

摘要翻译： 图案化感光层的方法包括提供包括其上形成的第一层的基板，用阳离子处理包括第一层的基板，在第一层上形成第一感光层，图案化第一感光层以形成第一图案，处理 具有阳离子的第一图案，在经处理的第一图案上形成第二感光层，图案化第二感光层以形成第二图案，并且使用第一图案和第二图案作为掩模来处理第一层。