公开(公告)号：US08868804B2

公开(公告)日：2014-10-21

申请号：US13274707

申请日：2011-10-17

申请人： Abhijeet P. Gole ,  Pantas Sutardja ,  David Geddes

发明人： Abhijeet P. Gole ,  Pantas Sutardja ,  David Geddes

IPC分类号： G06F3/00 ,  G06F15/16 ,  G06F13/38 ,  G06F13/40

CPC分类号： G06F13/4022 ,  G06F13/385 ,  G06F2213/3808

摘要： Systems, methods, and other embodiments associated with a unified hybrid input/output adapter are described. According to one embodiment, an apparatus includes an Input/Output (I/O) interconnect configured to connect with a host device and to provide communications with the host device. The apparatus also includes a network adapter connected to the I/O interconnect and configured to communicate with a network storage. The apparatus includes a host adapter connected to the I/O interconnect and configured to communicate with a first storage device and a second storage device. The first storage device has a higher latency than the second storage device. The apparatus further includes a storage logic configured to control the I/O interconnect to cause storage access requests from the host device to be cached in the second storage device via the host adapter.

摘要翻译： 描述了与统一的混合输入/输出适配器相关联的系统，方法和其他实施例。 根据一个实施例，一种装置包括配置成与主机设备连接并提供与主机设备的通信的输入/输出（I / O）互连。 该设备还包括连接到I / O互连并被配置为与网络存储器通信的网络适配器。 该设备包括连接到I / O互连并被配置为与第一存储设备和第二存储设备通信的主机适配器。 第一存储设备具有比第二存储设备更高的延迟。 所述设备还包括存储逻辑，其被配置为控制所述I / O互连以使得来自所述主机设备的存储访问请求经由所述主机适配器被高速缓存在所述第二存储设备中。

公开(公告)号：US08887005B2

公开(公告)日：2014-11-11

申请号：US13596489

申请日：2012-08-28

申请人： Pantas Sutardja ,  Abhijeet P. Gole

发明人： Pantas Sutardja ,  Abhijeet P. Gole

IPC分类号： G06F11/00 ,  G06F11/14 ,  G06F12/08 ,  G06F11/07 ,  G06F11/16 ,  G06F11/20

CPC分类号： G06F12/0868 ,  G06F11/073 ,  G06F11/076 ,  G06F11/1428 ,  G06F11/1666 ,  G06F11/20

摘要： Systems, methods, and other embodiments associated with optimizing the use of replaceable memory cards and onboard memory as storage for data in cache are described. According to one embodiment, an apparatus includes a cache space manager configured to cause a cache processor to store data of a removable memory card of a memory device to an onboard memory of the memory device. The apparatus also includes an error rate monitor configured to monitor operating parameters of the removable memory card and to activate a cache processor to store the data from the removable memory card to the onboard memory when the operating parameters meet predetermined criteria.

摘要翻译： 描述了与优化可替换存储卡和板载存储器的使用相关联的系统，方法和其他实施例，作为高速缓存中的数据的存储。 根据一个实施例，一种装置包括高速缓存空间管理器，其被配置为使高速缓存处理器将存储器设备的可移动存储卡的数据存储到存储器设备的板上存储器。 该装置还包括错误率监视器，其被配置为监视可移动存储卡的操作参数，并且当操作参数满足预定标准时激活高速缓存处理器以将数据从可移动存储卡存储到板载存储器。

公开(公告)号：US09445475B1

公开(公告)日：2016-09-13

申请号：US13551118

申请日：2012-07-17

申请人： Sehat Sutardja ,  Pantas Sutardja ,  Wanfeng Zhang

发明人： Sehat Sutardja ,  Pantas Sutardja ,  Wanfeng Zhang

IPC分类号： H05B33/08

CPC分类号： H05B33/0857 ,  H05B33/0824 ,  H05B33/0827 ,  H05B33/0845

摘要： A light emitting diode (LED) lighting system includes a first string of first LEDs emitting light having a first color. A second string of second LEDs emits light having a second color and connected in series with the first string of first LEDs; A first switch and a second switch are connected in series. A regulator module is configured to modulate the first switch and the second switch to provide a desired current ratio. The desired current ratio corresponds to a ratio of a first current through the first string of first LEDs to a second current through the second string of second LEDs.

摘要翻译： 发光二极管（LED）照明系统包括发射具有第一颜色的光的第一串第一LED。 第二串第二LED发射具有第二颜色并与第一串第一LED串联连接的光; 第一开关和第二开关串联连接。 调节器模块被配置为调制第一开关和第二开关以提供期望的电流比。 期望的电流比对应于通过第一串第一LED的第一电流与通过第二LED的第二串的第二电流的比率。

公开(公告)号：US08693300B1

公开(公告)日：2014-04-08

申请号：US13208047

申请日：2011-08-11

申请人： Pantas Sutardja ,  Christopher Painter

发明人： Pantas Sutardja ,  Christopher Painter

IPC分类号： G11B7/00

CPC分类号： G11B7/0037 ,  G11B2007/0016

摘要： A system includes a position detection module configured to detect at least a first position indicator and a second position indicator corresponding to a label side of an optical disc. A write clock adjustment module is configured to determine a number of cycles of a write clock that occur between the first position indicator and the second position indicator, determine a difference between the number of cycles of the write clock and a desired number of cycles of the write clock, and adjust a frequency of the write clock based on the difference.

摘要翻译： 系统包括位置检测模块，其被配置为检测至少第一位置指示器和对应于光盘的标签侧的第二位置指示器。 写时钟调整模块被配置为确定在第一位置指示符和第二位置指示符之间发生的写入时钟的周期数，确定写入时钟的周期数与期望的周期数之间的差异 写时钟，并根据差异来调整写时钟的频率。

公开(公告)号：US08493028B2

公开(公告)日：2013-07-23

申请号：US12725683

申请日：2010-03-17

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： H02J7/00

CPC分类号： H02J7/0014 ,  Y02T10/7055

摘要： A charge-balancing system includes N circuits and a control module, where N is an integer greater than or equal to 1. Each of the N circuits includes first and second switches connected in series and an inductance having a first end connected between the first and second switches. The control module outputs control signals to control the first and second switches. A second end of the inductance of a first one of the N circuits is connected between two cells of a first pair of 2N series-connected cells of a battery stack. The first and second switches of the first one of the N circuits are connected in parallel to the first pair of 2N series-connected cells.

摘要翻译： 电荷平衡系统包括N个电路和一个控制模块，其中N是大于或等于1的整数。N个电路中的每一个包括串联连接的第一和第二开关，以及电感，其第一端连接在第一和 第二个开关 控制模块输出控制信号以控制第一和第二开关。 N个电路中的第一个电路的电感的第二端连接在电池堆叠的第一对2N个串联连接的单元的两个单元之间。 N个电路中的第一个的第一和第二开关与第一对2N个串联的单元并联连接。

公开(公告)号：US08488398B2

公开(公告)日：2013-07-16

申请号：US13428098

申请日：2012-03-23

申请人： Pantas Sutardja

发明人： Pantas Sutardja

IPC分类号： G11C7/18 ,  G11C11/56

CPC分类号： G11C11/5628 ,  G11C7/10 ,  G11C7/1006 ,  G11C7/16 ,  G11C8/08 ,  G11C11/56 ,  G11C16/04 ,  G11C16/06 ,  G11C16/26 ,  G11C16/32 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C2029/5002 ,  G11C2211/5634 ,  G11C2211/5644

摘要： A method and system for determining a respective threshold voltage of each of a plurality of transistors in a memory array. The method includes: applying a ramp voltage to gates of the plurality of transistors, wherein the ramp voltage is configured to increase based on an incrementing digital code; as the ramp voltage is being applied, generating a respective control signal in response to sensing a predetermined threshold current along a respective bitline in the memory array, wherein each transistor in the memory array is in communication with a respective bitline in the memory array; and for each transistor in the memory array, latching a current value of the incrementing digital code in response to the respective control signal corresponding to the transistor being generated. The current value of the incrementing digital code latched by each register corresponds to the threshold voltage of the corresponding transistor.

摘要翻译： 一种用于确定存储器阵列中的多个晶体管中的每一个的相应阈值电压的方法和系统。 该方法包括：向多个晶体管的栅极施加斜坡电压，其中斜坡电压被配置为基于递增数字码增加; 随着斜坡电压被施加，响应于沿着存储器阵列中的相应位线感测预定阈值电流而产生相应的控制信号，其中存储器阵列中的每个晶体管与存储器阵列中的相应位线通信; 并且对于存储器阵列中的每个晶体管，响应于对应于正在生成的晶体管的相应控制信号来锁存递增数字码的电流值。 每个寄存器锁存的递增数字代码的当前值对应于相应晶体管的阈值电压。

公开(公告)号：US08473812B2

公开(公告)日：2013-06-25

申请号：US12946520

申请日：2010-11-15

申请人： Aditya Ramamoorthy ,  Zining Wu ,  Pantas Sutardja

发明人： Aditya Ramamoorthy ,  Zining Wu ,  Pantas Sutardja

IPC分类号： H03M13/00

CPC分类号： G06F11/1068 ,  G06F11/1072 ,  G06F11/1666 ,  G06F2212/403 ,  G11C7/02 ,  G11C7/1006 ,  G11C7/16 ,  G11C11/56 ,  G11C11/5621 ,  G11C16/10 ,  G11C27/005 ,  G11C29/00 ,  G11C2029/0411 ,  G11C2207/16 ,  G11C2211/562 ,  G11C2211/563 ,  H03M13/1177 ,  H03M13/1515

摘要： A multi-level solid state non-volatile memory array has memory cells that store data using a first number of digital levels. A controller of the memory array encodes a series of data bits to generate a series of encoded data bits, and converts the series of encoded data bits into a series of data symbols. The controller sends, to the memory array, a stored series of data symbols based on the series of data symbols for storage in a memory cell of the multi-level solid state non-volatile memory array. The controller generates an output signal based on data associated with the stored series of data symbols. The output signal is characterized by a second number of digital levels greater than the first number of digital levels. The controller outputs a series of output data symbols based on the output signal.

摘要翻译： 多级固态非易失性存储器阵列具有使用第一数字级别存储数据的存储器单元。 存储器阵列的控制器对一系列数据位进行编码以产生一系列编码数据位，并将该系列编码数据位转换为一系列数据符号。 控制器基于用于存储在多级固态非易失性存储器阵列的存储单元中的一系列数据符号将存储的一系列数据符号发送到存储器阵列。 控制器基于与所存储的一系列数据符号相关联的数据产生输出信号。 输出信号的特征在于大于数字电平的第一数量的第二数字电平。 控制器根据输出信号输出一系列输出数据符号。

公开(公告)号：US08395341B1

公开(公告)日：2013-03-12

申请号：US13195442

申请日：2011-08-01

申请人： Edward Ying ,  Pantas Sutardja

发明人： Edward Ying ,  Pantas Sutardja

IPC分类号： H02P6/08

CPC分类号： G11B19/28

摘要： Methods, systems and computer program products for compensating repeatable timing variations associated with a spindle motor are described. Specifically, a repetitive error correction factor may be determined using a computational model which predicts timing variations. The correction factor can then be used to cancel the effect of the actual timing variations upon the spindle motor.

摘要翻译： 描述了用于补偿与主轴电机相关联的可重复定时变化的方法，系统和计算机程序产品。 具体地，可以使用预测定时变化的计算模型来确定重复误差校正因子。 然后可以使用校正因子来消除主轴电动机上实际定时变化的影响。

公开(公告)号：US08392799B1

公开(公告)日：2013-03-05

申请号：US13465964

申请日：2012-05-07

申请人： Pantas Sutardja ,  Hong-Yi Chen

发明人： Pantas Sutardja ,  Hong-Yi Chen

IPC分类号： G11C29/00

CPC分类号： G11C29/00 ,  G11B20/18 ,  G11B2220/657 ,  G11C2029/0411

摘要： A system including a processor, a first-in first-out (FIFO) module, and an arbiter module. The processor includes i) a processor core and ii) a memory. The FIFO module is configured to receive streaming data, output the streaming data to the memory of the processor, and selectively generate a control signal. The arbiter module is configured to adjust, based on the control signal, a priority in which at least one of the processor core and the FIFO module accesses the memory of the processor.

摘要翻译： 一种包括处理器，先进先出（FIFO）模块和仲裁器模块的系统。 该处理器包括i）处理器核心和ii）存储器。 FIFO模块被配置为接收流数据，将流数据输出到处理器的存储器，并且选择性地生成控制信号。 仲裁器模块被配置为基于控制信号来调整处理器核心和FIFO模块中的至少一个访问处理器的存储器的优先级。

公开(公告)号：US08319524B1

公开(公告)日：2012-11-27

申请号：US10752785

申请日：2004-01-05

申请人： Chi Fung Cheng ,  Pantas Sutardja

发明人： Chi Fung Cheng ,  Pantas Sutardja

IPC分类号： G01R29/02

CPC分类号： H03K5/156 ,  G11B5/09 ,  G11B20/10222 ,  G11B2220/2516 ,  H03K5/1252

摘要： An apparatus, method, and system for removing glitches from a clock signal, including a duty cycle lock loop (DCLL) circuit. A glitch, which may produce errors in the clock signal, may occur when a read channel transitions from an acquired clock signal to an adjusted clock signal. In one embodiment of the inventive deglitch circuit, a first capacitor is charged and discharged in response to an input clock signal, and an output clock signal is provided depending upon the first capacitor's voltage. The output clock signal further charges and discharges a second capacitor whose ratio of charge to discharge currents provides a signal to bias the discharge current of the first capacitor. A second DCLL circuit may be provided to restore the output clock signal duty cycle to the original clock signal duty cycle.

摘要翻译： 一种用于从时钟信号中去除毛刺的装置，方法和系统，包括占空比锁定环路（DCLL）电路。 当读取通道从所获取的时钟信号转换到经调整的时钟信号时，可能发生可能在时钟信号中产生错误的毛刺。 在本发明的切口电路的一个实施例中，响应于输入时钟信号对第一电容器进行充电和放电，并且根据第一电容器的电压提供输出时钟信号。 输出时钟信号还对第二电容器进行充电和放电，其中充电与放电电流的比率提供信号以偏置第一电容器的放电电流。 可以提供第二DCLL电路以将输出时钟信号占空比恢复到原始时钟信号占空比。