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34 条记录 (耗时 0.048 秒)

    South bridge system and method
    1.
    发明授权
    South bridge system and method 失效
    南桥系统及方法

    公开(公告)号：US07624222B2

    公开(公告)日：2009-11-24

    申请号：US11539211

    申请日：2006-10-06

    申请人： Ashwini K. Nanda ,  Krishnan Sugavanam

    发明人： Ashwini K. Nanda ,  Krishnan Sugavanam

    IPC分类号： G06F13/00 ,  G06F3/00 ,  G06F13/36

    CPC分类号： G06F13/4031 ,  G06F13/1657

    摘要： A system including a south bridge, a first processor connected to the south bridge, and a second processor connected to the south bridge. The system further includes at least one device connected to the south bridge, and a resource manager coupled to the south bridge that allocates use of the at least one device between the first processor and the second processor.

    摘要翻译： 一种包括南桥，连接到南桥的第一处理器和连接到南桥的第二处理器的系统。 该系统还包括连接到南桥的至少一个设备和耦合到南桥的资源管理器，其分配在第一处理器和第二处理器之间的至少一个设备的使用。

    SOUTH BRIDGE SYSTEM AND METHOD
    2.
    发明申请
    SOUTH BRIDGE SYSTEM AND METHOD 失效
    南桥系统与方法

    公开(公告)号：US20080086583A1

    公开(公告)日：2008-04-10

    申请号：US11539211

    申请日：2006-10-06

    申请人： Ashwini K. Nanda ,  Krishnan Sugavanam

    发明人： Ashwini K. Nanda ,  Krishnan Sugavanam

    IPC分类号： G06F13/36

    CPC分类号： G06F13/4031 ,  G06F13/1657

    摘要： A system including a south bridge, a first processor connected to the south bridge, and a second processor connected to the south bridge. The system further includes at least one device connected to the south bridge, and a resource manager coupled to the south bridge that allocates use of the at least one device between the first processor and the second processor.

    摘要翻译： 一种包括南桥，连接到南桥的第一处理器和连接到南桥的第二处理器的系统。 该系统还包括连接到南桥的至少一个设备和耦合到南桥的资源管理器，其分配在第一处理器和第二处理器之间的至少一个设备的使用。

    List based prefetch
    4.
    发明授权
    List based prefetch 有权
    基于列表的预取

    公开(公告)号：US08806141B2

    公开(公告)日：2014-08-12

    申请号：US13593838

    申请日：2012-08-24

    申请人： Peter Boyle ,  Norman Christ ,  Alan Gara ,  Changhoan Kim ,  Robert Mawhinney ,  Martin Ohmacht ,  Krishnan Sugavanam

    发明人： Peter Boyle ,  Norman Christ ,  Alan Gara ,  Changhoan Kim ,  Robert Mawhinney ,  Martin Ohmacht ,  Krishnan Sugavanam

    IPC分类号： G06F12/00 ,  G06F12/08

    CPC分类号： G06F12/0862

    摘要： A list prefetch engine improves a performance of a parallel computing system. The list prefetch engine receives a current cache miss address. The list prefetch engine evaluates whether the current cache miss address is valid. If the current cache miss address is valid, the list prefetch engine compares the current cache miss address and a list address. A list address represents an address in a list. A list describes an arbitrary sequence of prior cache miss addresses. The prefetch engine prefetches data according to the list, if there is a match between the current cache miss address and the list address.

    摘要翻译： 列表预取引擎提高并行计算系统的性能。 列表预取引擎接收当前高速缓存未命中地址。 列表预取引擎评估当前缓存未命中地址是否有效。 如果当前高速缓存未命中地址有效，则列表预取引擎将比较当前高速缓存未命中地址和列表地址。 列表地址表示列表中的地址。 列表描述了先前高速缓存未命中地址的任意序列。 如果当前缓存未命中地址和列表地址之间存在匹配，则预取引擎将根据列表预取数据。

    TESTING AND OPERATING A MULTIPROCESSOR CHIP WITH PROCESSOR REDUNDANCY
    5.
    发明申请
    TESTING AND OPERATING A MULTIPROCESSOR CHIP WITH PROCESSOR REDUNDANCY 有权
    测试和操作具有处理器冗余的多处理器芯片

    公开(公告)号：US20130031418A1

    公开(公告)日：2013-01-31

    申请号：US13196459

    申请日：2011-08-02

    申请人： Ralph E. Bellofatto ,  Steven M. Douskey ,  Rudolf A. Haring ,  Moyra K. McManus ,  Martin Ohmacht ,  Dietmar Schmunkamp ,  Krishnan Sugavanam ,  Bryan J. Weatherford

    发明人： Ralph E. Bellofatto ,  Steven M. Douskey ,  Rudolf A. Haring ,  Moyra K. McManus ,  Martin Ohmacht ,  Dietmar Schmunkamp ,  Krishnan Sugavanam ,  Bryan J. Weatherford

    IPC分类号： G06F11/28

    CPC分类号： G06F11/2242 ,  G06F11/202

    摘要： A system and method for improving the yield rate of a multiprocessor semiconductor chip that includes primary processor cores and one or more redundant processor cores. A first tester conducts a first test on one or more processor cores, and encodes results of the first test in an on-chip non-volatile memory. A second tester conducts a second test on the processor cores, and encodes results of the second test in an external non-volatile storage device. An override bit of a multiplexer is set if a processor core fails the second test. In response to the override bit, the multiplexer selects a physical-to-logical mapping of processor IDs according to one of: the encoded results in the memory device or the encoded results in the external storage device. On-chip logic configures the processor cores according to the selected physical-to-logical mapping.

    摘要翻译： 一种用于提高包括主处理器核心和一个或多个冗余处理器核心的多处理器半导体芯片的产率的系统和方法。 第一个测试人员对一个或多个处理器内核进行第一次测试，并在片上非易失性存储器中对第一次测试的结果进行编码。 第二个测试者对处理器核进行第二次测试，并将外部非易失性存储设备的第二次测试结果进行编码。 如果处理器核心故障第二次测试，则设置多路复用器的覆盖位。 响应于覆盖位，多路复用器根据以下之一选择处理器ID的物理到逻辑映射：存储器件中的编码结果或外部存储器件中的编码结果。 片上逻辑根据所选的物理到逻辑映射配置处理器内核。

    PROCESSOR RESUME UNIT
    7.
    发明申请
    PROCESSOR RESUME UNIT 审中-公开
    处理器修复单元

    公开(公告)号：US20110173420A1

    公开(公告)日：2011-07-14

    申请号：US12684852

    申请日：2010-01-08

    申请人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    发明人： Dong Chen ,  Mark Giampapa ,  Philip Heidelberger ,  Martin Ohmacht ,  David L. Satterfield ,  Burkhard Steinmacher-Burow ,  Krishnan Sugavanam

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3851 ,  G06F9/3877 ,  G06F9/3885

    摘要： A system for enhancing performance of a computer includes a computer system having a data storage device. The computer system includes a program stored in the data storage device and steps of the program are executed by a processor. An external unit is external to the processor for monitoring specified computer resources. The external unit is configured to detect a specified condition using the processor. The processor including one or more threads. The thread resumes an active state from a pause state using the external unit when the specified condition is detected by the external unit.

    摘要翻译： 一种用于增强计算机性能的系统包括具有数据存储装置的计算机系统。 计算机系统包括存储在数据存储装置中的程序，并且程序的步骤由处理器执行。 处理器外部的外部单元用于监视指定的计算机资源。 外部单元配置为使用处理器检测指定的条件。 处理器包括一个或多个线程。 当外部单元检测到指定的条件时，线程将使用外部单元从暂停状态恢复活动状态。

    PROGRAMMABLE STREAM PREFETCH WITH RESOURCE OPTIMIZATION
    8.
    发明申请
    PROGRAMMABLE STREAM PREFETCH WITH RESOURCE OPTIMIZATION 失效
    可编程流程资源优化

    公开(公告)号：US20110173397A1

    公开(公告)日：2011-07-14

    申请号：US12684693

    申请日：2010-01-08

    申请人： Peter Boyle ,  Norman Christ ,  Alan Gara ,  Robert Mawhinney ,  Martin Ohmacht ,  Krishnan Sugavanam

    发明人： Peter Boyle ,  Norman Christ ,  Alan Gara ,  Robert Mawhinney ,  Martin Ohmacht ,  Krishnan Sugavanam

    IPC分类号： G06F12/08 ,  G06F12/00

    CPC分类号： G06F12/0862 ,  G06F2212/6026

    摘要： A stream prefetch engine performs data retrieval in a parallel computing system. The engine receives a load request from at least one processor. The engine evaluates whether a first memory address requested in the load request is present and valid in a table. The engine checks whether there exists valid data corresponding to the first memory address in an array if the first memory address is present and valid in the table. The engine increments a prefetching depth of a first stream that the first memory address belongs to and fetching a cache line associated with the first memory address from the at least one cache memory device if there is not yet valid data corresponding to the first memory address in the array. The engine determines whether prefetching of additional data is needed for the first stream within its prefetching depth. The engine prefetches the additional data if the prefetching is needed.

    摘要翻译： 流预取引擎在并行计算系统中执行数据检索。 引擎从至少一个处理器接收加载请求。 引擎评估在加载请求中请求的第一个内存地址是否存在，并且在表中有效。 如果第一个存储器地址在表中存在且有效，引擎将检查是否存在与数组中的第一个存储器地址对应的有效数据。 如果还没有对应于第一存储器地址的有效数据，则引擎增加第一存储器地址所属的第一流的预取深度并从至少一个高速缓冲存储器设备获取与第一存储器地址相关联的高速缓存行 阵列。 该引擎确定在其预取深度内的第一个流是否需要预取附加数据。 如果需要预取，引擎将预取附加数据。

    LIST BASED PREFETCH
    9.
    发明申请
    LIST BASED PREFETCH 有权
    以列表为前提

    公开(公告)号：US20110119426A1

    公开(公告)日：2011-05-19

    申请号：US12696825

    申请日：2010-01-29

    申请人： Peter Boyle ,  Norman Christ ,  Alan Gara ,  Changhoan Kim ,  Robert Mawhinney ,  Martin Ohmacht ,  Krishnan Sugavanam

    发明人： Peter Boyle ,  Norman Christ ,  Alan Gara ,  Changhoan Kim ,  Robert Mawhinney ,  Martin Ohmacht ,  Krishnan Sugavanam

    IPC分类号： G06F12/08 ,  G06F12/00

    CPC分类号： G06F12/0862

    摘要： A list prefetch engine improves a performance of a parallel computing system. The list prefetch engine receives a current cache miss address. The list prefetch engine evaluates whether the current cache miss address is valid. If the current cache miss address is valid, the list prefetch engine compares the current cache miss address and a list address. A list address represents an address in a list. A list describes an arbitrary sequence of prior cache miss addresses. The prefetch engine prefetches data according to the list, if there is a match between the current cache miss address and the list address.

    摘要翻译： 列表预取引擎提高并行计算系统的性能。 列表预取引擎接收当前高速缓存未命中地址。 列表预取引擎评估当前缓存未命中地址是否有效。 如果当前高速缓存未命中地址有效，则列表预取引擎将比较当前高速缓存未命中地址和列表地址。 列表地址表示列表中的地址。 列表描述了先前高速缓存未命中地址的任意序列。 如果当前缓存未命中地址和列表地址之间存在匹配，则预取引擎将根据列表预取数据。

    SYSTEM AND METHOD FOR PROGRAMMABLE BANK SELECTION FOR BANKED MEMORY SUBSYSTEMS
    10.
    发明申请
    SYSTEM AND METHOD FOR PROGRAMMABLE BANK SELECTION FOR BANKED MEMORY SUBSYSTEMS 有权
    用于银行存储器子系统的可编程银行选择的系统和方法

    公开(公告)号：US20090006718A1

    公开(公告)日：2009-01-01

    申请号：US11768805

    申请日：2007-06-26

    申请人： Matthias A. Blumrich ,  Dong Chen ,  Alan G. Gara ,  Mark E. Giampapa ,  Dirk Hoenicke ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam

    发明人： Matthias A. Blumrich ,  Dong Chen ,  Alan G. Gara ,  Mark E. Giampapa ,  Dirk Hoenicke ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam

    IPC分类号： G06F12/02

    CPC分类号： G06F12/0851 ,  G06F12/0804 ,  G06F12/0897 ,  Y02D10/13

    摘要： A programmable memory system and method for enabling one or more processor devices access to shared memory in a computing environment, the shared memory including one or more memory storage structures having addressable locations for storing data. The system comprises: one or more first logic devices associated with a respective one or more processor devices, each first logic device for receiving physical memory address signals and programmable for generating a respective memory storage structure select signal upon receipt of pre-determined address bit values at selected physical memory address bit locations; and, a second logic device responsive to each the respective select signal for generating an address signal used for selecting a memory storage structure for processor access. The system thus enables each processor device of a computing environment memory storage access distributed across the one or more memory storage structures.

    摘要翻译： 一种用于使得一个或多个处理器设备能够访问计算环境中的共享存储器的可编程存储器系统和方法，所述共享存储器包括具有用于存储数据的可寻址位置的一个或多个存储器存储结构。 该系统包括：与相应的一个或多个处理器设备相关联的一个或多个第一逻辑设备，用于接收物理存储器地址信号的每个第一逻辑设备，并且可编程以在接收到预定地址位值时产生相应的存储器存储结构选择信号 在选定的物理存储器地址位置; 以及响应于每个相应选择信号的第二逻辑设备，用于产生用于选择用于处理器访问的存储器存储结构的地址信号。 因此，该系统使每个处理器设备能够分布在一个或多个存储器结构上的计算环境存储器存储访问。