公开(公告)号：US20140344815A1

公开(公告)日：2014-11-20

申请号：US13993273

申请日：2012-03-30

申请人： Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Ehud Cohen

发明人： Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Ehud Cohen

IPC分类号： G06F9/48

CPC分类号： G06F9/3016 ,  G06F9/30036 ,  G06F9/3851 ,  G06F9/3881 ,  G06F9/461 ,  G06F9/485

摘要： An apparatus is described having multiple cores, each core having: a) an accelerator; and, b) a general purpose CPU coupled to the accelerator. The general purpose CPU has functional unit logic circuitry to execute an instruction that returns an amount of storage space to store context information of the accelerator.

摘要翻译： 描述了具有多个芯的装置，每个芯具有：a）加速器; 和b）耦合到加速器的通用CPU。 通用CPU具有功能单元逻辑电路，以执行返回一定量的存储空间以存储加速器的上下文信息的指令。

公开(公告)号：US20130318323A1

公开(公告)日：2013-11-28

申请号：US13994577

申请日：2012-03-30

申请人： Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Yoav Zach ,  Boris Ginzburg ,  Ronny Ronen

发明人： Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Yoav Zach ,  Boris Ginzburg ,  Ronny Ronen

IPC分类号： G06F12/10

CPC分类号： G06F12/0811 ,  G06F3/0646 ,  G06F3/0662 ,  G06F3/0668 ,  G06F9/3851 ,  G06F9/3881 ,  G06F9/3887 ,  G06F12/0292 ,  G06F12/084 ,  G06F12/0875 ,  G06F12/1009 ,  G06F12/1027 ,  G06F12/1045 ,  G06F12/1072 ,  G06F12/1081 ,  G06F12/1441 ,  G06F12/145 ,  G06F2212/1024 ,  G06F2212/283 ,  G06F2212/302 ,  G06F2212/452 ,  G06F2212/60 ,  G06F2212/62 ,  G06F2212/65 ,  G06F2212/68 ,  G06F2212/683 ,  G06F2212/684

摘要： An apparatus and method are described for coupling a front end core to an accelerator component (e.g., such as a graphics accelerator). For example, an apparatus is described comprising: an accelerator comprising one or more execution units (EUs) to execute a specified set of instructions; and a front end core comprising a translation lookaside buffer (TLB) communicatively coupled to the accelerator and providing memory access services to the accelerator, the memory access services including performing TLB lookup operations to map virtual to physical addresses on behalf of the accelerator and in response to the accelerator requiring access to a system memory.

摘要翻译： 描述了用于将前端芯件耦合到加速器部件（例如，诸如图形加速器）的装置和方法。 例如，描述了一种装置，包括：加速器，包括执行指定的一组指令的一个或多个执行单元（EU） 和包括通信地耦合到加速器并且向加速器提供存储器访问服务的翻译后备缓冲器（TLB）的前端核心，所述存储器访问服务包括执行TLB查找操作以代表加速器映射虚拟到物理地址并作为响应 到需要访问系统存储器的加速器。

公开(公告)号：US09405701B2

公开(公告)日：2016-08-02

申请号：US13994577

申请日：2012-03-30

申请人： Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Yoav Zach ,  Boris Ginzburg ,  Ronny Ronen

发明人： Eliezer Weissmann ,  Karthikeyan Karthik Vaithianathan ,  Yoav Zach ,  Boris Ginzburg ,  Ronny Ronen

IPC分类号： G06F12/00 ,  G06F12/10 ,  G06F9/38

CPC分类号： G06F12/0811 ,  G06F3/0646 ,  G06F3/0662 ,  G06F3/0668 ,  G06F9/3851 ,  G06F9/3881 ,  G06F9/3887 ,  G06F12/0292 ,  G06F12/084 ,  G06F12/0875 ,  G06F12/1009 ,  G06F12/1027 ,  G06F12/1045 ,  G06F12/1072 ,  G06F12/1081 ,  G06F12/1441 ,  G06F12/145 ,  G06F2212/1024 ,  G06F2212/283 ,  G06F2212/302 ,  G06F2212/452 ,  G06F2212/60 ,  G06F2212/62 ,  G06F2212/65 ,  G06F2212/68 ,  G06F2212/683 ,  G06F2212/684

摘要： An apparatus and method are described for coupling a front end core to an accelerator component (e.g., such as a graphics accelerator). For example, an apparatus is described comprising: an accelerator comprising one or more execution units (EUs) to execute a specified set of instructions; and a front end core comprising a translation lookaside buffer (TLB) communicatively coupled to the accelerator and providing memory access services to the accelerator, the memory access services including performing TLB lookup operations to map virtual to physical addresses on behalf of the accelerator and in response to the accelerator requiring access to a system memory.

摘要翻译： 描述了用于将前端芯件耦合到加速器部件（例如，诸如图形加速器）的装置和方法。 例如，描述了一种装置，包括：加速器，包括执行指定的一组指令的一个或多个执行单元（EU） 和包括通信地耦合到加速器并且向加速器提供存储器访问服务的翻译后备缓冲器（TLB）的前端核心，所述存储器访问服务包括执行TLB查找操作以代表加速器映射虚拟到物理地址并作为响应 到需要访问系统存储器的加速器。

公开(公告)号：US09396020B2

公开(公告)日：2016-07-19

申请号：US13993273

申请日：2012-03-30

申请人： Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann ,  Karthikeyan Vaithianathan ,  Ehud Cohen

发明人： Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann ,  Karthikeyan Vaithianathan ,  Ehud Cohen

IPC分类号： G06F9/38 ,  G06F9/46 ,  G06F9/48

CPC分类号： G06F9/3016 ,  G06F9/30036 ,  G06F9/3851 ,  G06F9/3881 ,  G06F9/461 ,  G06F9/485

摘要： An apparatus is described having multiple cores, each core having: a) an accelerator; and, b) a general purpose CPU coupled to the accelerator. The general purpose CPU has functional unit logic circuitry to execute an instruction that returns an amount of storage space to store context information of the accelerator.

摘要翻译： 描述了具有多个芯的装置，每个芯具有：a）加速器; 和b）耦合到加速器的通用CPU。 通用CPU具有功能单元逻辑电路，以执行返回一定量的存储空间以存储加速器的上下文信息的指令。

公开(公告)号：US20130268804A1

公开(公告)日：2013-10-10

申请号：US13994371

申请日：2011-12-30

申请人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann

发明人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann

IPC分类号： G06F9/54 ,  G06F11/14

CPC分类号： G06F11/0724 ,  G06F9/3881 ,  G06F9/4484 ,  G06F9/54 ,  G06F9/542 ,  G06F11/0793 ,  G06F11/1474

摘要： Some implementations disclosed herein provide techniques and arrangements for a synchronous software interface for a specialized logic engine. The synchronous software interface may receive, from a first core of a plurality of cores, a control block including a transaction for execution by the specialized logic engine. The synchronous software interface may send the control block to the specialized logic engine and wait to receive a confirmation from the specialized logic engine that the transaction was successfully executed.

摘要翻译： 本文中公开的一些实施例提供了用于专用逻辑引擎的同步软件接口的技术和布置。 同步软件接口可以从多个核心的第一核心接收包括专用逻辑引擎执行的事务的控制块。 同步软件接口可以将控制块发送到专用逻辑引擎，并等待从专门的逻辑引擎接收事务成功执行的确认。

公开(公告)号：US20130007406A1

公开(公告)日：2013-01-03

申请号：US13175489

申请日：2011-07-01

申请人： Gad Sheaffer ,  Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann

发明人： Gad Sheaffer ,  Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann

IPC分类号： G06F12/10

CPC分类号： G06F12/1027 ,  G06F12/0804 ,  G06F12/126 ,  G06F13/1663 ,  G06F2212/303 ,  G06F2212/657 ,  G06F2212/684

摘要： A computer system may support one or more techniques to allow dynamic pinning of the memory pages accessed by a non-CPU device (e.g., a graphics processing unit, GPU). The non-CPU may support virtual to physical address mapping and may thus be aware of the memory pages, which may not be pinned but may be accessed by the non-CPU. The non-CPU may notify or send such information to a run-time component such as a device driver associated with the CPU. In one embodiment, the device driver may, dynamically, perform pinning of such memory pages, which may be accessed by the non-CPU. The device driver may even unpin the memory pages, which may be no longer accessed by the non-CPU. Such an approach may allow the memory pages, which may be no longer accessed by the non-CPU to be available for allocation to the other CPUs and/or non-CPUs.

摘要翻译： 计算机系统可以支持一种或多种技术来允许由非CPU设备（例如，图形处理单元，GPU）访问的存储器页的动态固定。 非CPU可以支持虚拟到物理地址映射，并且因此可以知道可能不被固定但可被非CPU访问的存储器页。 非CPU可以向诸如与CPU相关联的设备驱动程序的运行时组件通知或发送这样的信息。 在一个实施例中，设备驱动程序可以动态地执行可由非CPU访问的这种存储器页的钉扎。 设备驱动程序甚至可以取消内存页，这可能不再被非CPU访问。 这样的方法可以允许非CPU可以不再访问的存储器页面可用于分配给其他CPU和/或非CPU。

公开(公告)号：US10558490B2

公开(公告)日：2020-02-11

申请号：US13992865

申请日：2012-03-30

申请人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann

发明人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann

IPC分类号： G06F9/48 ,  G06F12/1027

摘要： An apparatus is described having multiple cores, each core having: a) a CPU; b) an accelerator; and, c) a controller and a plurality of order buffers coupled between the CPU and the accelerator. Each of the order buffers is dedicated to a different one of the CPU's threads. Each one of the order buffers is to hold one or more requests issued to the accelerator from its corresponding thread. The controller is to control issuance of the order buffers' respective requests to the accelerator.

公开(公告)号：US09164923B2

公开(公告)日：2015-10-20

申请号：US13175489

申请日：2011-07-01

申请人： Gad Sheaffer ,  Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann

发明人： Gad Sheaffer ,  Boris Ginzburg ,  Ronny Ronen ,  Eliezer Weissmann

IPC分类号： G06F12/08 ,  G06F12/10 ,  G06F12/12

CPC分类号： G06F12/1027 ,  G06F12/0804 ,  G06F12/126 ,  G06F13/1663 ,  G06F2212/303 ,  G06F2212/657 ,  G06F2212/684

摘要： A computer system may support one or more techniques to allow dynamic pinning of the memory pages accessed by a non-CPU device (e.g., a graphics processing unit, GPU). The non-CPU may support virtual to physical address mapping and may thus be aware of the memory pages, which may not be pinned but may be accessed by the non-CPU. The non-CPU may notify or send such information to a run-time component such as a device driver associated with the CPU. In one embodiment, the device driver may, dynamically, perform pinning of such memory pages, which may be accessed by the non-CPU. The device driver may even unpin the memory pages, which may be no longer accessed by the non-CPU. Such an approach may allow the memory pages, which may be no longer accessed by the non-CPU to be available for allocation to the other CPUs and/or non-CPUs.

摘要翻译： 计算机系统可以支持一种或多种技术来允许由非CPU设备（例如，图形处理单元，GPU）访问的存储器页的动态固定。 非CPU可以支持虚拟到物理地址映射，并且因此可以知道可能不被固定但可被非CPU访问的存储器页。 非CPU可以向诸如与CPU相关联的设备驱动程序的运行时组件通知或发送这样的信息。 在一个实施例中，设备驱动程序可以动态地执行可由非CPU访问的这种存储器页的钉扎。 设备驱动程序甚至可以取消内存页，这可能不再被非CPU访问。 这样的方法可以允许非CPU可以不再访问的存储器页面可用于分配给其他CPU和/或非CPU。

公开(公告)号：US09053022B2

公开(公告)日：2015-06-09

申请号：US13994371

申请日：2011-12-30

申请人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann

发明人： Ronny Ronen ,  Boris Ginzburg ,  Eliezer Weissmann

IPC分类号： G06F11/00 ,  G06F11/07 ,  G06F9/54 ,  G06F11/14 ,  G06F9/44 ,  G06F9/38

CPC分类号： G06F11/0724 ,  G06F9/3881 ,  G06F9/4484 ,  G06F9/54 ,  G06F9/542 ,  G06F11/0793 ,  G06F11/1474

摘要： Some implementations disclosed herein provide techniques and arrangements for a synchronous software interface for a specialized logic engine. The synchronous software interface may receive, from a first core of a plurality of cores, a control block including a transaction for execution by the specialized logic engine. The synchronous software interface may send the control block to the specialized logic engine and wait to receive a confirmation from the specialized logic engine that the transaction was successfully executed.

摘要翻译： 本文中公开的一些实施例提供了用于专用逻辑引擎的同步软件接口的技术和布置。 同步软件接口可以从多个核心的第一核心接收包括专用逻辑引擎执行的事务的控制块。 同步软件接口可以将控制块发送到专用逻辑引擎，并等待从专门的逻辑引擎接收事务成功执行的确认。

公开(公告)号：US20140019723A1

公开(公告)日：2014-01-16

申请号：US13993042

申请日：2011-12-28

申请人： Koichi Yamada ,  Ronny Ronen ,  Wei Li ,  Boris Ginzburg ,  Gadi Haber ,  Konstantin Levit-Gurevich ,  Esfir Natanzon ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Mishaeli

发明人： Koichi Yamada ,  Ronny Ronen ,  Wei Li ,  Boris Ginzburg ,  Gadi Haber ,  Konstantin Levit-Gurevich ,  Esfir Natanzon ,  Alon Naveh ,  Eliezer Weissmann ,  Michael Mishaeli

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F1/3243 ,  G06F1/3293 ,  G06F9/30174 ,  G06F9/3808 ,  G06F9/4552 ,  G06F9/5094 ,  G06F15/7807 ,  Y02D10/122 ,  Y02D10/152 ,  Y02D10/22

摘要： An asymmetric multiprocessor system (ASMP) may comprise computational cores implementing different instruction set architectures and having different power requirements. Program code for execution on the ASMP is analyzed and a determination is made as to whether to allow the program code, or a code segment thereof to execute on a first core natively or to use binary translation on the code and execute the translated code on a second core which consumes less power than the first core during execution.

摘要翻译： 非对称多处理器系统（ASMP）可以包括实现不同指令集架构并具有不同功率需求的计算核心。 分析用于在ASMP上执行的程序代码，并且确定是否允许程序代码或其代码段在本地上在第一核上执行或者对代码使用二进制转换并且在 在执行过程中消耗的功率比第一个核心少的第二个核心。