公开(公告)号：US07565635B2

公开(公告)日：2009-07-21

申请号：US11697744

申请日：2007-04-09

申请人： Clinton Chao ,  Louis Liu ,  Lewis Chu ,  Mark Shane Peng ,  Chao-Shun Hsu ,  Kim Chen

发明人： Clinton Chao ,  Louis Liu ,  Lewis Chu ,  Mark Shane Peng ,  Chao-Shun Hsu ,  Kim Chen

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5045 ,  G06F2217/40

摘要： SiP design systems and methods. The system comprises a system partitioning module, a subsystem integration module, a physical design module, and an analysis module. The system partitioning module partitions a target system into subsystem partitions according to partition criteria. The subsystem integration module generates an architecture design and/or a cost estimation for the target system according to the subsystem partitions, at least one SiP platform, and IC geometry data. The physical design module generates a SiP physical design with physical routing for the target system according to the architecture design, the subsystem partitions, the SiP platform, and the IC geometry data. The analysis module performs a performance check within the subsystem partitions based on the SiP physical design and/or simulations of the target system.

摘要翻译： SiP设计系统和方法。 该系统包括系统分区模块，子系统集成模块，物理设计模块和分析模块。 系统分区模块根据分区标准将目标系统划分为子系统分区。 子系统集成模块根据子系统分区，至少一个SiP平台和IC几何数据生成目标系统的架构设计和/或成本估算。 物理设计模块根据架构设计，子系统分区，SiP平台和IC几何数据，为目标系统生成具有物理路由的SiP物理设计。 分析模块基于SiP物理设计和/或目标系统的模拟来执行子系统分区内的性能检查。

公开(公告)号：US07494846B2

公开(公告)日：2009-02-24

申请号：US11716104

申请日：2007-03-09

申请人： Chao-Shun Hsu ,  Louis Liu ,  Clinton Chao ,  Mark Shane Peng

发明人： Chao-Shun Hsu ,  Louis Liu ,  Clinton Chao ,  Mark Shane Peng

IPC分类号： H01L21/8242

CPC分类号： G11C5/02 ,  G11C5/04 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/05568 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2224/05599

摘要： A semiconductor structure includes a first semiconductor die and a second semiconductor die identical to the first semiconductor die. The first semiconductor die includes a first identification circuit; and a first plurality of input/output (I/O) pads on the surface of the first semiconductor die. The second semiconductor die includes a second identification circuit, wherein the first and the second identification circuits are programmed differently from each other; and a second plurality of I/O pads on the surface of the second semiconductor die. Each of the first plurality of I/O pads is vertically aligned to and connected to one of the respective second plurality of I/O pads. The second semiconductor die is vertically aligned to and bonded on the first semiconductor die.

摘要翻译： 半导体结构包括与第一半导体管芯相同的第一半导体管芯和第二半导体管芯。 第一半导体管芯包括第一识别电路; 以及在第一半导体管芯的表面上的第一多个输入/输出（I / O）焊盘。 第二半导体管芯包括第二识别电路，其中第一和第二识别电路被编程为彼此不同; 以及在第二半导体管芯的表面上的第二多个I / O焊盘。 第一组多个I / O焊盘中的每一个垂直对准并连接到相应的第二多个I / O焊盘之一。 第二半导体管芯垂直对齐并接合在第一半导体管芯上。

公开(公告)号：US20080250182A1

公开(公告)日：2008-10-09

申请号：US11697744

申请日：2007-04-09

申请人： Clinton Chao ,  Louis Liu ,  Lewis Chu ,  Mark Shane Peng ,  Chao-Shun Hsu ,  Kim Chen

发明人： Clinton Chao ,  Louis Liu ,  Lewis Chu ,  Mark Shane Peng ,  Chao-Shun Hsu ,  Kim Chen

IPC分类号： G06F13/14

CPC分类号： G06F17/5045 ,  G06F2217/40

摘要： SiP design systems and methods. The system comprises a system partitioning module, a subsystem integration module, a physical design module, and an analysis module. The system partitioning module partitions a target system into subsystem partitions according to partition criteria. The subsystem integration module generates an architecture design and/or a cost estimation for the target system according to the subsystem partitions, at least one SiP platform, and IC geometry data. The physical design module generates a SiP physical design with physical routing for the target system according to the architecture design, the subsystem partitions, the SiP platform, and the IC geometry data. The analysis module performs a performance check within the subsystem partitions based on the SiP physical design and/or simulations of the target system.

摘要翻译： SiP设计系统和方法。 该系统包括系统分区模块，子系统集成模块，物理设计模块和分析模块。 系统分区模块根据分区标准将目标系统划分为子系统分区。 子系统集成模块根据子系统分区，至少一个SiP平台和IC几何数据生成目标系统的架构设计和/或成本估算。 物理设计模块根据架构设计，子系统分区，SiP平台和IC几何数据，为目标系统生成具有物理路由的SiP物理设计。 分析模块基于SiP物理设计和/或目标系统的模拟来执行子系统分区内的性能检查。

公开(公告)号：US20080220565A1

公开(公告)日：2008-09-11

申请号：US11716104

申请日：2007-03-09

申请人： Chao-Shun Hsu ,  Louis Liu ,  Clinton Chao ,  Mark Shane Peng

发明人： Chao-Shun Hsu ,  Louis Liu ,  Clinton Chao ,  Mark Shane Peng

IPC分类号： H01L21/50

CPC分类号： G11C5/02 ,  G11C5/04 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/05568 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2224/05599

摘要： A semiconductor structure includes a first semiconductor die and a second semiconductor die identical to the first semiconductor die. The first semiconductor die includes a first identification circuit; and a first plurality of input/output (I/O) pads on the surface of the first semiconductor die. The second semiconductor die includes a second identification circuit, wherein the first and the second identification circuits are programmed differently from each other; and a second plurality of I/O pads on the surface of the second semiconductor die. Each of the first plurality of I/O pads is vertically aligned to and connected to one of the respective second plurality of I/O pads. The second semiconductor die is vertically aligned to and bonded on the first semiconductor die.

摘要翻译： 半导体结构包括与第一半导体管芯相同的第一半导体管芯和第二半导体管芯。 第一半导体管芯包括第一识别电路; 以及在第一半导体管芯的表面上的第一多个输入/输出（I / O）焊盘。 第二半导体管芯包括第二识别电路，其中第一和第二识别电路被编程为彼此不同; 以及在第二半导体管芯的表面上的第二多个I / O焊盘。 第一组多个I / O焊盘中的每一个垂直对准并连接到相应的第二多个I / O焊盘之一。 第二半导体管芯垂直对齐并接合在第一半导体管芯上。

公开(公告)号：US20080233710A1

公开(公告)日：2008-09-25

申请号：US11689264

申请日：2007-03-21

申请人： Chao-Shun Hsu ,  Chen-Yao Tang ,  Clinton Chao ,  Mark Shane Peng

发明人： Chao-Shun Hsu ,  Chen-Yao Tang ,  Clinton Chao ,  Mark Shane Peng

IPC分类号： H01L21/30

CPC分类号： H01L25/0655 ,  H01L21/823475 ,  H01L23/481 ,  H01L23/522 ,  H01L2924/0002 ,  Y10T428/12229 ,  H01L2924/00

摘要： A method for forming a single die includes forming at least one first active device over a first substrate and at least one first metallic layer coupled to the first active device. At least one second metallic layer is formed over a second substrate, wherein the second substrate does not include any active device The at least one fist metallic layer is bonded with the at least one second metallic layer such that the first substrate and the second substrate constitute a single die.

摘要翻译： 用于形成单个管芯的方法包括在第一衬底上形成至少一个第一有源器件以及耦合到第一有源器件的至少一个第一金属层。 在第二衬底上形成至少一个第二金属层，其中第二衬底不包括任何有源器件。至少一个第一金属层与至少一个第二金属层结合，使得第一衬底和第二衬底构成 一个单一的死亡。

公开(公告)号：US07795735B2

公开(公告)日：2010-09-14

申请号：US11689264

申请日：2007-03-21

申请人： Chao-Shun Hsu ,  Chen-Yao Tang ,  Clinton Chao ,  Mark Shane Peng

发明人： Chao-Shun Hsu ,  Chen-Yao Tang ,  Clinton Chao ,  Mark Shane Peng

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  H01L21/46 ,  H01L21/4763

CPC分类号： H01L25/0655 ,  H01L21/823475 ,  H01L23/481 ,  H01L23/522 ,  H01L2924/0002 ,  Y10T428/12229 ,  H01L2924/00

摘要： A method for forming a single die includes forming at least one first active device over a first substrate and at least one first metallic layer coupled to the first active device. At least one second metallic layer is formed over a second substrate, wherein the second substrate does not include any active device. The at least one first metallic layer is bonded with the at least one second metallic layer such that the first substrate and the second substrate constitute a single die.

摘要翻译： 用于形成单个管芯的方法包括在第一衬底上形成至少一个第一有源器件以及耦合到第一有源器件的至少一个第一金属层。 在第二衬底上形成至少一个第二金属层，其中第二衬底不包括任何有源器件。 所述至少一个第一金属层与所述至少一个第二金属层接合，使得所述第一基板和所述第二基板构成单个管芯。

公开(公告)号：US20080296697A1

公开(公告)日：2008-12-04

申请号：US11807505

申请日：2007-05-29

申请人： Chao-Shun Hsu ,  Clinton Chao ,  Mark Shane Peng

发明人： Chao-Shun Hsu ,  Clinton Chao ,  Mark Shane Peng

IPC分类号： H01L23/525

CPC分类号： H01L21/76886 ,  H01L23/147 ,  H01L23/49827 ,  H01L23/5382 ,  H01L23/642 ,  H01L23/645 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/17181 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/10253 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/1461 ,  H01L2924/15174 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/19011 ,  H01L2924/00 ,  H01L2224/0401

摘要： Various structures of a programmable semiconductor interposer for electronic packaging are described. An array of semiconductor devices having various values is formed in said interposer. A user can program said interposer and form a “virtual” device having a desired value by selectively connecting various one of the array of devices to contact pads formed on the surface of said interposer. An inventive electronic package structure includes a standard interposer having an array of unconnected devices of various values and a device selection unit, which selectively connects various one of the array of devices in said standard interposer to an integrated circuit die encapsulated in said electronic package. Methods of forming said programmable semiconductor interposer and said electronic package are also illustrated.

摘要翻译： 描述了用于电子封装的可编程半导体插入器的各种结构。 在所述插入器中形成具有各种值的半导体器件阵列。 用户可以对所述插入器进行编程，并通过选择性地将所述器件阵列中的一个连接到形成在所述插入器的表面上的接触焊盘来形成具有期望值的“虚拟”器件。 本发明的电子封装结构包括具有各种值的未连接器件阵列的标准插入器和器件选择单元，该器件选择单元选择性地将所述标准插入器中的各种器件阵列连接到封装在所述电子封装中的集成电路管芯。 还示出了形成所述可编程半导体插入器和所述电子封装的方法。

公开(公告)号：US20090294915A1

公开(公告)日：2009-12-03

申请号：US12129857

申请日：2008-05-30

申请人： Mark Shane Peng ,  Clinton Chao ,  Chao-Shun Hsu

发明人： Mark Shane Peng ,  Clinton Chao ,  Chao-Shun Hsu

IPC分类号： H01L23/538

CPC分类号： H01L23/5222 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A through-silicon via (TSV) enabled twisted pair is provided. A pair of complementary conductive lines is provided as a twisted pair. Each of the conductive lines of the twisted pair is formed by alternating conductive sections on opposing sides of a substrate. The alternating conductive sections are electrically coupled by at least in part a TSV. The conductive lines overlap or are entwined such the point at which the conductive lines cross, the conductive lines are on opposing sides of the substrate. The conductive lines are weaved in this manner for the length of the conductive trace.

摘要翻译： 提供了通过硅通孔（TSV）的双绞线。 一对互补导线作为双绞线提供。 双绞线的每个导线由衬底的相对侧上的交替导电部分形成。 交替的导电部分至少部分地电耦合TSV。 导线与导线交叉的点重叠或相交，导线位于基板的相对侧上。 导电线以这种方式编织导电迹线的长度。

公开(公告)号：US08476735B2

公开(公告)日：2013-07-02

申请号：US11807505

申请日：2007-05-29

申请人： Chao-Shun Hsu ,  Clinton Chao ,  Mark Shane Peng

发明人： Chao-Shun Hsu ,  Clinton Chao ,  Mark Shane Peng

IPC分类号： H01L29/00 ,  H01L23/52

CPC分类号： H01L21/76886 ,  H01L23/147 ,  H01L23/49827 ,  H01L23/5382 ,  H01L23/642 ,  H01L23/645 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/17181 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/01078 ,  H01L2924/10253 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/1461 ,  H01L2924/15174 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/19011 ,  H01L2924/00 ,  H01L2224/0401

摘要： Various structures of a programmable semiconductor interposer for electronic packaging are described. An array of semiconductor devices having various values is formed in the interposer. A user can program the interposer and form a “virtual” device having a desired value by selectively connecting various one of the array of devices to contact pads formed on the surface of the interposer. An inventive electronic package structure includes a standard interposer having an array of unconnected devices of various values and a device selection unit, which selectively connects various one of the array of devices in the standard interposer to an integrated circuit die encapsulated in the electronic package. Methods of forming the programmable semiconductor interposer and the electronic package are also illustrated.

摘要翻译： 描述了用于电子封装的可编程半导体插入器的各种结构。 在该插入器中形成具有各种值的半导体器件阵列。 用户可以通过选择性地将设备阵列中的各个连接到形成在插入器表面上的接触焊盘来形成具有期望值的“虚拟”设备。 本发明的电子封装结构包括具有各种值的未连接器件的阵列的标准插入器和器件选择单元，其选择性地将标准插入器中的各种器件阵列连接到封装在电子封装中的集成电路管芯。 还示出了形成可编程半导体插入器和电子封装的方法。

公开(公告)号：US07812426B2

公开(公告)日：2010-10-12

申请号：US12129857

申请日：2008-05-30

申请人： Mark Shane Peng ,  Clinton Chao ,  Chao-Shun Hsu

发明人： Mark Shane Peng ,  Clinton Chao ,  Chao-Shun Hsu

IPC分类号： H01L29/40

CPC分类号： H01L23/5222 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A through-silicon via (TSV) enabled twisted pair is provided. A pair of complementary conductive lines is provided as a twisted pair. Each of the conductive lines of the twisted pair is formed by alternating conductive sections on opposing sides of a substrate. The alternating conductive sections are electrically coupled by at least in part a TSV. The conductive lines overlap or are entwined such the point at which the conductive lines cross, the conductive lines are on opposing sides of the substrate. The conductive lines are weaved in this manner for the length of the conductive trace.

摘要翻译： 提供了通过硅通孔（TSV）的双绞线。 一对互补导线作为双绞线提供。 双绞线的每个导线由衬底的相对侧上的交替导电部分形成。 交替的导电部分至少部分地电耦合TSV。 导线与导线交叉的点重叠或相交，导线位于基板的相对侧上。 导电线以这种方式编织导电迹线的长度。