公开(公告)号：US08124537B2

公开(公告)日：2012-02-28

申请号：US12029834

申请日：2008-02-12

申请人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

发明人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

IPC分类号： H01L21/311 ,  H01L21/302 ,  H01L21/461 ,  B44C1/22 ,  C03C15/00 ,  C03C25/68 ,  C23F1/00

CPC分类号： H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

摘要： A method is disclosed for etching an integrated circuit structure within a trench. A layer to be etched is applied over the structure and within the trench. A CF-based polymer is deposited over the layer to be etched followed by deposition of a capping layer of SiOCl-based polymer. The CF-based polymer reduces the width of the trench to such an extent that little or no SiOCl-based polymer is deposited at the bottom of the trench. An O2 plasma etch is performed to etch through the CF-based polymer at the bottom of the trench. The O2 plasma etch has little effect on the SiOCl-based polymer, the thus the upper surfaces of the structure remain covered with polymer. Thus, these upper surfaces remain fully protected during subsequent etching of the layer to be etched.

摘要翻译： 公开了一种用于蚀刻沟槽内的集成电路结构的方法。 待蚀刻的层被施加在结构之上和沟槽内。 将CF基聚合物沉积在待蚀刻的层上，随后沉积SiOCl基聚合物的覆盖层。 基于CF的聚合物将沟槽的宽度减小到在沟槽底部沉积少量或不存在SiOCl基聚合物的程度。 执行O2等离子体蚀刻以在沟槽的底部蚀刻通过CF基聚合物。 O2等离子体蚀刻对SiOCl基聚合物几乎没有影响，因此结构的上表面保持被聚合物覆盖。 因此，在随后蚀刻待蚀刻的层期间，这些上表面保持完全保护。

公开(公告)号：US20090203217A1

公开(公告)日：2009-08-13

申请号：US12029834

申请日：2008-02-12

申请人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

发明人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

IPC分类号： H01L21/302

CPC分类号： H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

摘要： A method is disclosed for etching an integrated circuit structure within a trench. A layer to be etched is applied over the structure and within the trench. A CF-based polymer is deposited over the layer to be etched followed by deposition of a capping layer of SiOCl-based polymer. The CF-based polymer reduces the width of the trench to such an extent that little or no SiOCl-based polymer is deposited at the bottom of the trench. An O2 plasma etch is performed to etch through the CF-based polymer at the bottom of the trench. The O2 plasma etch has little effect on the SiOCl-based polymer, the thus the upper surfaces of the structure remain covered with polymer. Thus, these upper surfaces remain fully protected during subsequent etching of the layer to be etched.

摘要翻译： 公开了一种用于蚀刻沟槽内的集成电路结构的方法。 待蚀刻的层被施加在结构之上和沟槽内。 将CF基聚合物沉积在待蚀刻的层上，随后沉积SiOCl基聚合物的覆盖层。 基于CF的聚合物将沟槽的宽度减小到在沟槽底部沉积少量或不存在SiOCl基聚合物的程度。 执行O2等离子体蚀刻以在沟槽的底部蚀刻通过CF基聚合物。 O2等离子体蚀刻对SiOCl基聚合物几乎没有影响，因此结构的上表面保持被聚合物覆盖。 因此，在随后蚀刻待蚀刻的层期间，这些上表面保持完全保护。

公开(公告)号：US20120070972A1

公开(公告)日：2012-03-22

申请号：US12884500

申请日：2010-09-17

申请人： Neng-Kuo Chen ,  Jeff J. Xu

发明人： Neng-Kuo Chen ,  Jeff J. Xu

IPC分类号： H01L21/3205

CPC分类号： H01L21/02337 ,  H01L21/28123 ,  H01L21/31116 ,  H01L21/32115 ,  H01L21/32137

摘要： Provided is a method of planarizing a semiconductor device. The method includes providing a substrate. The method includes forming a first layer over the substrate. The method includes forming a second layer over the first layer. The first and second layers have different material compositions. The method includes forming a third layer over the second layer. The method includes performing a polishing process on the third layer until the third layer is substantially removed. The method includes performing an etch back process to remove the second layer and a portion of the first layer. Wherein an etching selectivity of the etch back process with respect to the first and second layers is approximately 1:1.

摘要翻译： 提供了一种使半导体器件平坦化的方法。 该方法包括提供基板。 该方法包括在衬底上形成第一层。 该方法包括在第一层上形成第二层。 第一层和第二层具有不同的材料组成。 该方法包括在第二层上形成第三层。 该方法包括在第三层上进行抛光处理，直到第三层基本上被去除。 该方法包括执行回蚀处理以去除第二层和第一层的一部分。 其中相对于第一层和第二层的蚀刻返回工艺的蚀刻选择性为约1:1。

公开(公告)号：US20120064720A1

公开(公告)日：2012-03-15

申请号：US12879664

申请日：2010-09-10

申请人： Neng-Kuo Chen ,  Jeff J. Xu

发明人： Neng-Kuo Chen ,  Jeff J. Xu

IPC分类号： H01L21/306 ,  B05C11/00 ,  C23F1/08

CPC分类号： H01L21/32115 ,  H01L21/31051

摘要： Provided is a method of planarizing a semiconductor device. The method includes providing a substrate. The method includes forming a first material layer on the substrate. The method includes forming a second material layer over the first material layer. The second material layer is softer than the first material layer and has an exposed surface that is not in contact with the first material layer. The method includes flattening the second material layer without removing a portion of the second material layer. The flattening is carried out in a manner such that the exposed surface is substantially flat after the flattening. The method includes performing an etch back process to remove the second material layer and a portion of the first material layer. Wherein an etching selectivity of the etch back process with respect to the first and second material layers is approximately 1:1.

摘要翻译： 提供了一种使半导体器件平坦化的方法。 该方法包括提供基板。 该方法包括在基底上形成第一材料层。 该方法包括在第一材料层上形成第二材料层。 第二材料层比第一材料层更软，并且具有不与第一材料层接触的暴露表面。 该方法包括使第二材料层变平而不去除第二材料层的一部分。 平坦化的方式使得露出的表面在平坦化之后基本上是平的。 该方法包括执行回蚀处理以去除第二材料层和第一材料层的一部分。 其中蚀刻反应过程相对于第一和第二材料层的蚀刻选择性为约1:1。

公开(公告)号：US08367534B2

公开(公告)日：2013-02-05

申请号：US12884500

申请日：2010-09-17

申请人： Neng-Kuo Chen ,  Jeff J. Xu

发明人： Neng-Kuo Chen ,  Jeff J. Xu

IPC分类号： H01L21/20

CPC分类号： H01L21/02337 ,  H01L21/28123 ,  H01L21/31116 ,  H01L21/32115 ,  H01L21/32137

摘要： Provided is a method of planarizing a semiconductor device. The method includes providing a substrate. The method includes forming a first layer over the substrate. The method includes forming a second layer over the first layer. The first and second layers have different material compositions. The method includes forming a third layer over the second layer. The method includes performing a polishing process on the third layer until the third layer is substantially removed. The method includes performing an etch back process to remove the second layer and a portion of the first layer. Wherein an etching selectivity of the etch back process with respect to the first and second layers is approximately 1:1.

摘要翻译： 提供了一种使半导体器件平坦化的方法。 该方法包括提供基板。 该方法包括在衬底上形成第一层。 该方法包括在第一层上形成第二层。 第一层和第二层具有不同的材料组成。 该方法包括在第二层上形成第三层。 该方法包括在第三层上进行抛光处理，直到第三层基本上被去除。 该方法包括执行回蚀处理以去除第二层和第一层的一部分。 其中相对于第一层和第二层的蚀刻返回工艺的蚀刻选择性为约1:1。

公开(公告)号：US20090035902A1

公开(公告)日：2009-02-05

申请号：US11831031

申请日：2007-07-31

申请人： Jeff J. Xu ,  Anthony Yen ,  Chia-Ta Hsieh ,  Chia-Chi Chung ,  Cheng-Ming Lin

发明人： Jeff J. Xu ,  Anthony Yen ,  Chia-Ta Hsieh ,  Chia-Chi Chung ,  Cheng-Ming Lin

IPC分类号： H01L21/336

CPC分类号： H01L21/823468 ,  H01L27/105 ,  H01L27/1052

摘要： Provided is a method of fabricating a memory device. A substrate including an array region and a peripheral region is provided. A first feature and a second feature are formed in the array region. The first feature and the second feature have a first pitch. A plurality of spacers abutting each of the first feature and the second feature are formed. The plurality of spacers have a second pitch. A third feature in the peripheral region and a fourth and fifth feature in the array region are formed concurrently. The forth and fifth feature have the second pitch.

摘要翻译： 提供一种制造存储器件的方法。 提供了包括阵列区域和外围区域的基板。 第一特征和第二特征形成在阵列区域中。 第一特征和第二特征具有第一音调。 形成邻接第一特征和第二特征的多个间隔件。 多个间隔件具有第二间距。 外围区域的第三特征和阵列区域中的第四和第五特征同时形成。 第四和第五特征具有第二音调。

公开(公告)号：US07910453B2

公开(公告)日：2011-03-22

申请号：US12172687

申请日：2008-07-14

申请人： Jeff J. Xu ,  Chia-Ta Hsieh ,  Chun-Pei Wu ,  Chun-Hung Lee

发明人： Jeff J. Xu ,  Chia-Ta Hsieh ,  Chun-Pei Wu ,  Chun-Hung Lee

IPC分类号： H01L21/76

CPC分类号： H01L27/11568 ,  H01L29/4234 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present disclosure provides a method of manufacturing a microelectronic device. The method includes forming recessed shallow trench isolation (STI) features in a semiconductor substrate, defining a semiconductor region between adjacent two of the recessed STI features; forming a tunnel dielectric feature within the semiconductor region; forming a nitride layer on the recessed STI features and the tunnel dielectric feature; etching the nitride layer to form nitride openings within the recessed STI features; partially removing the recessed STI features through the nitride openings, resulting in gaps between the nitride layer and the recessed STI features; and forming a first dielectric material on surfaces of the nitride layer, sealing the nitride openings.

摘要翻译： 本公开提供了一种制造微电子器件的方法。 该方法包括在半导体衬底中形成凹陷的浅沟槽隔离（STI）特征，在相邻的两个凹入STI特征之间限定半导体区域; 在所述半导体区域内形成隧道电介质特征; 在凹陷的STI特征和隧道电介质特征上形成氮化物层; 蚀刻氮化物层以在凹陷STI特征内形成氮化物开口; 通过氮化物开口部分地去除凹陷的STI特征，导致氮化物层和凹陷STI特征之间的间隙; 以及在所述氮化物层的表面上形成第一电介质材料，以密封所述氮化物开口。

公开(公告)号：US20100006974A1

公开(公告)日：2010-01-14

申请号：US12172687

申请日：2008-07-14

申请人： Jeff J. Xu ,  Chia-Ta Hsieh ,  Chun-Pei Wu ,  Chun-Hung Lee

发明人： Jeff J. Xu ,  Chia-Ta Hsieh ,  Chun-Pei Wu ,  Chun-Hung Lee

IPC分类号： H01L23/58 ,  H01L21/762

CPC分类号： H01L27/11568 ,  H01L29/4234 ,  H01L29/785 ,  H01L2924/0002 ,  H01L2924/00

摘要： The present disclosure provides a method of manufacturing a microelectronic device. The method includes forming recessed shallow trench isolation (STI) features in a semiconductor substrate, defining a semiconductor region between adjacent two of the recessed STI features; forming a tunnel dielectric feature within the semiconductor region; forming a nitride layer on the recessed STI features and the tunnel dielectric feature; etching the nitride layer to form nitride openings within the recessed STI features; partially removing the recessed STI features through the nitride openings, resulting in gaps between the nitride layer and the recessed STI features; and forming a first dielectric material on surfaces of the nitride layer, sealing the nitride openings.

摘要翻译： 本公开提供了一种制造微电子器件的方法。 该方法包括在半导体衬底中形成凹陷的浅沟槽隔离（STI）特征，在相邻的两个凹入的STI特征之间限定半导体区域; 在所述半导体区域内形成隧道电介质特征; 在凹陷的STI特征和隧道电介质特征上形成氮化物层; 蚀刻氮化物层以在凹陷STI特征内形成氮化物开口; 通过氮化物开口部分地去除凹陷的STI特征，导致氮化物层和凹陷STI特征之间的间隙; 以及在所述氮化物层的表面上形成第一电介质材料，以密封所述氮化物开口。

公开(公告)号：US08648400B2

公开(公告)日：2014-02-11

申请号：US13247507

申请日：2011-09-28

申请人： Jeff J. Xu

发明人： Jeff J. Xu

IPC分类号： H01L29/78

CPC分类号： H01L29/66795

摘要： The present disclosure provides a FinFET element. The FinFET element includes a germanium-FinFET element (e.g., a multi-gate device including a Ge-fin). In one embodiment, device includes a fin having a first portion including Ge and a second portion, underlying the first portion and including an insulating material (e.g., silicon dioxide). A gate structure may be formed on the fin.

摘要翻译： 本发明提供一种FinFET元件。 FinFET元件包括锗-FnFET元件（例如，包括Ge鳍的多栅极器件）。 在一个实施例中，装置包括翅片，其具有包括Ge和第二部分的第一部分，位于第一部分下方并且包括绝缘材料（例如，二氧化硅）。 可以在翅片上形成栅极结构。

公开(公告)号：US08470659B2

公开(公告)日：2013-06-25

申请号：US13595599

申请日：2012-08-27

申请人： Liang-Gi Yao ,  Chun-Hu Cheng ,  Chen-Yi Lee ,  Jeff J. Xu ,  Clement Hsingjen Wann

发明人： Liang-Gi Yao ,  Chun-Hu Cheng ,  Chen-Yi Lee ,  Jeff J. Xu ,  Clement Hsingjen Wann

IPC分类号： H01L21/8249

CPC分类号： H01L29/513 ,  H01L21/02172 ,  H01L21/022 ,  H01L21/28158 ,  H01L21/28211 ,  H01L21/283 ,  H01L29/42364 ,  H01L29/517 ,  H01L29/78

摘要： This description relates to a method including forming an interfacial layer over a semiconductor substrate. The method further includes etching back the interfacial layer. The method further includes performing an ultraviolet (UV) curing process on the interfacial layer. The UV curing process includes supplying a gas flow rate ranging from 10 standard cubic centimeters per minute (sccm) to 5 standard liters per minute (slm), wherein the gas comprises inert gas, and heating the interfacial layer at a temperature less than or equal to 700° C. The method further includes depositing a high-k dielectric material over the interfacial layer.

摘要翻译： 该描述涉及包括在半导体衬底上形成界面层的方法。 该方法还包括蚀刻回界面层。 该方法还包括在界面层上进行紫外线（UV）固化过程。 UV固化方法包括将每分钟10标准立方厘米（sccm）的气体流速提供到5标准升/分钟（slm），其中气体包括惰性气体，并且在小于或等于的温度下加热界面层 至700℃。该方法还包括在界面层上沉积高k介电材料。