公开(公告)号：US08124537B2

公开(公告)日：2012-02-28

申请号：US12029834

申请日：2008-02-12

申请人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

发明人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

IPC分类号： H01L21/311 ,  H01L21/302 ,  H01L21/461 ,  B44C1/22 ,  C03C15/00 ,  C03C25/68 ,  C23F1/00

CPC分类号： H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

摘要： A method is disclosed for etching an integrated circuit structure within a trench. A layer to be etched is applied over the structure and within the trench. A CF-based polymer is deposited over the layer to be etched followed by deposition of a capping layer of SiOCl-based polymer. The CF-based polymer reduces the width of the trench to such an extent that little or no SiOCl-based polymer is deposited at the bottom of the trench. An O2 plasma etch is performed to etch through the CF-based polymer at the bottom of the trench. The O2 plasma etch has little effect on the SiOCl-based polymer, the thus the upper surfaces of the structure remain covered with polymer. Thus, these upper surfaces remain fully protected during subsequent etching of the layer to be etched.

摘要翻译： 公开了一种用于蚀刻沟槽内的集成电路结构的方法。 待蚀刻的层被施加在结构之上和沟槽内。 将CF基聚合物沉积在待蚀刻的层上，随后沉积SiOCl基聚合物的覆盖层。 基于CF的聚合物将沟槽的宽度减小到在沟槽底部沉积少量或不存在SiOCl基聚合物的程度。 执行O2等离子体蚀刻以在沟槽的底部蚀刻通过CF基聚合物。 O2等离子体蚀刻对SiOCl基聚合物几乎没有影响，因此结构的上表面保持被聚合物覆盖。 因此，在随后蚀刻待蚀刻的层期间，这些上表面保持完全保护。

公开(公告)号：US20120070972A1

公开(公告)日：2012-03-22

申请号：US12884500

申请日：2010-09-17

申请人： Neng-Kuo Chen ,  Jeff J. Xu

发明人： Neng-Kuo Chen ,  Jeff J. Xu

IPC分类号： H01L21/3205

CPC分类号： H01L21/02337 ,  H01L21/28123 ,  H01L21/31116 ,  H01L21/32115 ,  H01L21/32137

摘要： Provided is a method of planarizing a semiconductor device. The method includes providing a substrate. The method includes forming a first layer over the substrate. The method includes forming a second layer over the first layer. The first and second layers have different material compositions. The method includes forming a third layer over the second layer. The method includes performing a polishing process on the third layer until the third layer is substantially removed. The method includes performing an etch back process to remove the second layer and a portion of the first layer. Wherein an etching selectivity of the etch back process with respect to the first and second layers is approximately 1:1.

摘要翻译： 提供了一种使半导体器件平坦化的方法。 该方法包括提供基板。 该方法包括在衬底上形成第一层。 该方法包括在第一层上形成第二层。 第一层和第二层具有不同的材料组成。 该方法包括在第二层上形成第三层。 该方法包括在第三层上进行抛光处理，直到第三层基本上被去除。 该方法包括执行回蚀处理以去除第二层和第一层的一部分。 其中相对于第一层和第二层的蚀刻返回工艺的蚀刻选择性为约1:1。

公开(公告)号：US20120064720A1

公开(公告)日：2012-03-15

申请号：US12879664

申请日：2010-09-10

申请人： Neng-Kuo Chen ,  Jeff J. Xu

发明人： Neng-Kuo Chen ,  Jeff J. Xu

IPC分类号： H01L21/306 ,  B05C11/00 ,  C23F1/08

CPC分类号： H01L21/32115 ,  H01L21/31051

摘要： Provided is a method of planarizing a semiconductor device. The method includes providing a substrate. The method includes forming a first material layer on the substrate. The method includes forming a second material layer over the first material layer. The second material layer is softer than the first material layer and has an exposed surface that is not in contact with the first material layer. The method includes flattening the second material layer without removing a portion of the second material layer. The flattening is carried out in a manner such that the exposed surface is substantially flat after the flattening. The method includes performing an etch back process to remove the second material layer and a portion of the first material layer. Wherein an etching selectivity of the etch back process with respect to the first and second material layers is approximately 1:1.

摘要翻译： 提供了一种使半导体器件平坦化的方法。 该方法包括提供基板。 该方法包括在基底上形成第一材料层。 该方法包括在第一材料层上形成第二材料层。 第二材料层比第一材料层更软，并且具有不与第一材料层接触的暴露表面。 该方法包括使第二材料层变平而不去除第二材料层的一部分。 平坦化的方式使得露出的表面在平坦化之后基本上是平的。 该方法包括执行回蚀处理以去除第二材料层和第一材料层的一部分。 其中蚀刻反应过程相对于第一和第二材料层的蚀刻选择性为约1:1。

公开(公告)号：US20090203217A1

公开(公告)日：2009-08-13

申请号：US12029834

申请日：2008-02-12

申请人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

发明人： Chun-Hung Lee ,  Chia-Chi Chung ,  Hsin-Chih Chen ,  Jeff J. Xu ,  Neng-Kuo Chen

IPC分类号： H01L21/302

CPC分类号： H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139

摘要： A method is disclosed for etching an integrated circuit structure within a trench. A layer to be etched is applied over the structure and within the trench. A CF-based polymer is deposited over the layer to be etched followed by deposition of a capping layer of SiOCl-based polymer. The CF-based polymer reduces the width of the trench to such an extent that little or no SiOCl-based polymer is deposited at the bottom of the trench. An O2 plasma etch is performed to etch through the CF-based polymer at the bottom of the trench. The O2 plasma etch has little effect on the SiOCl-based polymer, the thus the upper surfaces of the structure remain covered with polymer. Thus, these upper surfaces remain fully protected during subsequent etching of the layer to be etched.

摘要翻译： 公开了一种用于蚀刻沟槽内的集成电路结构的方法。 待蚀刻的层被施加在结构之上和沟槽内。 将CF基聚合物沉积在待蚀刻的层上，随后沉积SiOCl基聚合物的覆盖层。 基于CF的聚合物将沟槽的宽度减小到在沟槽底部沉积少量或不存在SiOCl基聚合物的程度。 执行O2等离子体蚀刻以在沟槽的底部蚀刻通过CF基聚合物。 O2等离子体蚀刻对SiOCl基聚合物几乎没有影响，因此结构的上表面保持被聚合物覆盖。 因此，在随后蚀刻待蚀刻的层期间，这些上表面保持完全保护。

公开(公告)号：US08367534B2

公开(公告)日：2013-02-05

申请号：US12884500

申请日：2010-09-17

申请人： Neng-Kuo Chen ,  Jeff J. Xu

发明人： Neng-Kuo Chen ,  Jeff J. Xu

IPC分类号： H01L21/20

CPC分类号： H01L21/02337 ,  H01L21/28123 ,  H01L21/31116 ,  H01L21/32115 ,  H01L21/32137

摘要： Provided is a method of planarizing a semiconductor device. The method includes providing a substrate. The method includes forming a first layer over the substrate. The method includes forming a second layer over the first layer. The first and second layers have different material compositions. The method includes forming a third layer over the second layer. The method includes performing a polishing process on the third layer until the third layer is substantially removed. The method includes performing an etch back process to remove the second layer and a portion of the first layer. Wherein an etching selectivity of the etch back process with respect to the first and second layers is approximately 1:1.

摘要翻译： 提供了一种使半导体器件平坦化的方法。 该方法包括提供基板。 该方法包括在衬底上形成第一层。 该方法包括在第一层上形成第二层。 第一层和第二层具有不同的材料组成。 该方法包括在第二层上形成第三层。 该方法包括在第三层上进行抛光处理，直到第三层基本上被去除。 该方法包括执行回蚀处理以去除第二层和第一层的一部分。 其中相对于第一层和第二层的蚀刻返回工艺的蚀刻选择性为约1:1。

公开(公告)号：US09263252B2

公开(公告)日：2016-02-16

申请号：US13735949

申请日：2013-01-07

申请人： Chun-Wei Chang ,  Yi-An Lin ,  Neng-Kuo Chen ,  Sey-Ping Sun ,  Clement Hsingjen Wann ,  Yu-Lien Huang

发明人： Chun-Wei Chang ,  Yi-An Lin ,  Neng-Kuo Chen ,  Sey-Ping Sun ,  Clement Hsingjen Wann ,  Yu-Lien Huang

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L21/02 ,  H01L29/66

CPC分类号： H01L21/022 ,  H01L29/66545

摘要： This description relates to a method including forming an interlayer dielectric (ILD) layer and a dummy gate structure over a substrate and forming a cavity in a top portion of the ILD layer. The method further includes forming a protective layer to fill the cavity. The method further includes planarizing the protective layer. A top surface of the planarized protective layer is level with a top surface of the dummy gate structure. This description also relates to a semiconductor device including first and second gate structures and an ILD layer formed on a substrate. The semiconductor device further includes a protective layer formed on the ILD layer, the protective layer having a different etch selectivity than the ILD layer, where a top surface of the protective layer is level with the top surfaces of the first and second gate structures.

摘要翻译： 该描述涉及包括在衬底上形成层间电介质（ILD）层和虚拟栅极结构并在ILD层的顶部形成腔的方法。 该方法还包括形成保护层以填充空腔。 该方法还包括平坦化保护层。 平坦化保护层的顶表面与虚拟栅结构的顶表面平齐。 该描述还涉及包括第一和第二栅极结构以及形成在衬底上的ILD层的半导体器件。 半导体器件还包括形成在ILD层上的保护层，保护层具有与ILD层不同的蚀刻选择性，其中保护层的顶表面与第一和第二栅极结构的顶表面平齐。

公开(公告)号：US09006802B2

公开(公告)日：2015-04-14

申请号：US13212834

申请日：2011-08-18

申请人： Gin-Chen Huang ,  Tsai-Fu Hsiao ,  Ching-Hong Jiang ,  Neng-Kuo Chen ,  Hongfa Luan ,  Sey-Ping Sun ,  Clement Hsingjen Wann

发明人： Gin-Chen Huang ,  Tsai-Fu Hsiao ,  Ching-Hong Jiang ,  Neng-Kuo Chen ,  Hongfa Luan ,  Sey-Ping Sun ,  Clement Hsingjen Wann

IPC分类号： H01L29/78 ,  H01L21/02 ,  H01L29/66

CPC分类号： H01L21/02274 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/02332 ,  H01L21/324 ,  H01L29/66795

摘要： Semiconductor device manufacturing methods and methods of forming insulating material layers are disclosed. In one embodiment, a method of forming a composite insulating material layer of a semiconductor device includes providing a workpiece and forming a first sub-layer of the insulating material layer over the workpiece using a first plasma power level. A second sub-layer of the insulating material layer is formed over the first sub-layer of the insulating material layer using a second plasma power level, and the workpiece is annealed.

摘要翻译： 公开了形成绝缘材料层的半导体器件制造方法和方法。 在一个实施例中，形成半导体器件的复合绝缘材料层的方法包括提供工件并使用第一等离子体功率电平在工件上形成绝缘材料层的第一子层。 使用第二等离子体功率电平在绝缘材料层的第一子层上形成绝缘材料层的第二子层，并且将工件退火。

公开(公告)号：US08344343B2

公开(公告)日：2013-01-01

申请号：US12750323

申请日：2010-03-30

申请人： Tung-Ti Yeh ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai ,  Chung-Yi Yu ,  Chia-Shiung Tsai

发明人： Tung-Ti Yeh ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai ,  Chung-Yi Yu ,  Chia-Shiung Tsai

IPC分类号： H01L29/04 ,  H01L29/02 ,  H01L47/00 ,  H01L21/06

CPC分类号： H01L45/1226 ,  H01L45/06 ,  H01L45/144 ,  H01L45/1675

摘要： A phase change memory device and a method of manufacture are provided. The phase change memory device includes a phase change layer electrically coupled to a top electrode and a bottom electrode, the phase change layer comprising a phase change material. A mask layer is formed overlying the phase change layer. A first sealing layer is formed overlying the mask layer, and a second sealing layer is formed overlying the first sealing layer.

摘要翻译： 提供了一种相变存储器件及其制造方法。 相变存储器件包括电耦合到顶电极和底电极的相变层，所述相变层包括相变材料。 掩模层形成在相变层上。 形成覆盖在掩模层上的第一密封层，并且形成覆盖在第一密封层上的第二密封层。

公开(公告)号：US08173516B2

公开(公告)日：2012-05-08

申请号：US12703979

申请日：2010-02-11

申请人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

发明人： Neng-Kuo Chen ,  Kuo-Hwa Tzeng ,  Cheng-Yuan Tsai

IPC分类号： H01L21/76

CPC分类号： H01L21/76224

摘要： An embodiment of the disclosure includes a method of forming a shallow trench isolation structure. A substrate is provided. The substrate includes a top surface. A trench is formed extending from the top surface into the substrate. The trench has sidewalls and a bottom surface. A liner oxide layer is formed on the sidewalls and the bottom surface. The liner oxide layer is treated in a plasma environment comprises at least one of NF3, F2, and BF2. The trench is filled with a dielectric layer.

摘要翻译： 本公开的实施例包括形成浅沟槽隔离结构的方法。 提供基板。 衬底包括顶表面。 从顶表面延伸到衬底中形成沟槽。 沟槽具有侧壁和底面。 衬里氧化物层形成在侧壁和底表面上。 在等离子体环境中处理衬里氧化物层包括NF3，F2和BF2中的至少一种。 沟槽填充有介电层。

公开(公告)号：US20120028473A1

公开(公告)日：2012-02-02

申请号：US13253694

申请日：2011-10-05

申请人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

发明人： Chih-Yu Lai ,  Cheng-Ta Wu ,  Neng-Kuo Chen ,  Cheng-Yuan Tsai

IPC分类号： H01L21/302

CPC分类号： H01L21/0337

摘要： A method of forming an integrated circuit structure includes providing a substrate; forming a first hard mask layer over the substrate; forming a second hard mask layer over the first hard mask layer; patterning the second hard mask layer to form a hard mask; and, after the step of patterning the second hard mask layer, baking the substrate, the first hard mask layer, and the hard mask. After the step of baking, a spacer layer is formed, which includes a first portion on a top of the hard mask, and a second portion and a third portion on opposite sidewalls of the hard mask. The method further includes removing the first portion of the spacer layer; removing the hard mask; and using the second portion and the third portion of the spacer layer as masks to pattern the first hard mask layer.

摘要翻译： 形成集成电路结构的方法包括提供基板; 在衬底上形成第一硬掩模层; 在所述第一硬掩模层上形成第二硬掩模层; 图案化第二硬掩模层以形成硬掩模; 并且在图案化第二硬掩模层的步骤之后，烘烤基板，第一硬掩模层和硬掩模。 在烘烤步骤之后，形成间隔层，其包括在硬掩模的顶部上的第一部分和硬掩模的相对侧壁上的第二部分和第三部分。 该方法还包括去除间隔层的第一部分; 去除硬面膜; 并且使用间隔层的第二部分和第三部分作为掩模来对第一硬掩模层进行图案化。