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136 条记录 (耗时 0.04 秒)

    Copy on access mechanisms for low latency data movement
    1.
    发明授权
    Copy on access mechanisms for low latency data movement 失效
    在低延迟数据移动的访问机制上复制

    公开(公告)号：US07535918B2

    公开(公告)日：2009-05-19

    申请号：US11171602

    申请日：2005-06-30

    申请人： Anil Vasudevan ,  D. Michael Bell ,  Sujoy Sen ,  Parthasarathy Sarangam

    发明人： Anil Vasudevan ,  D. Michael Bell ,  Sujoy Sen ,  Parthasarathy Sarangam

    IPC分类号： H04L12/56 ,  H04J1/16

    CPC分类号： G06F13/423

    摘要： In one embodiment, a data movement module (DMM) may receive a command to copy data from a source buffer to a destination buffer. One or more cache lines corresponding to addresses of the source buffer and the destination buffer may be invalidated. Also, an entry may be added to a queue to indicate that the command to copy is completion pending.

    摘要翻译： 在一个实施例中，数据移动模块（DMM）可以接收将数据从源缓冲器复制到目的地缓冲器的命令。 对应于源缓冲器和目的地缓冲器的地址的一个或多个高速缓存行可能被无效。 此外，可以将一个条目添加到队列中，以指示要复制的命令是待完成的。

    Method and apparatus to reduce latency and improve throughput of input/output data in a processor
    2.
    发明授权
    Method and apparatus to reduce latency and improve throughput of input/output data in a processor 有权
    降低延迟并提高处理器中输入/输出数据吞吐量的方法和装置

    公开(公告)号：US07480747B2

    公开(公告)日：2009-01-20

    申请号：US11147991

    申请日：2005-06-08

    申请人： D. Michael Bell ,  Anil Vasudevan

    发明人： D. Michael Bell ,  Anil Vasudevan

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4022

    摘要： Some embodiments include apparatus and method having a register circuit to receive a first portion of a packet from an input/output device, cache memory circuit to receive a second portion of the package, and a processing unit to process at least one of the first and second portions of the packet based on instructions in the processing unit. The processing unit and the register circuit reside on a processor. The first portion of the packet is placed into the register circuit of the processor, bypassing a memory device coupled to the processor. The second portion of the packet is placed into the cache memory circuit of the processor, bypassing the memory device.

    摘要翻译： 一些实施例包括具有用于从输入/输出设备接收分组的第一部分的寄存器电路的设备和方法，用于接收该包的第二部分的高速缓存存储器电路，以及处理单元，用于处理第一和第 基于处理单元中的指令，分组的第二部分。 处理单元和寄存器电路驻留在处理器上。 分组的第一部分被放置在处理器的寄存器电路中，绕过与处理器耦合的存储器件。 分组的第二部分被放置在处理器的高速缓冲存储器电路中，绕过存储器件。

    CREDIT FLOW CONTROL FOR ETHERNET
    3.
    发明申请
    CREDIT FLOW CONTROL FOR ETHERNET 有权
    以太网信用流量控制

    公开(公告)号：US20150009823A1

    公开(公告)日：2015-01-08

    申请号：US14313740

    申请日：2014-06-24

    申请人： Ilango Ganga ,  Alain Gravel ,  Anil Vasudevan ,  Radia Perlman ,  Greg Regnier ,  Anil Vasudevan ,  Hugh Wilkinson

    发明人： Ilango Ganga ,  Alain Gravel ,  Anil Vasudevan ,  Radia Perlman ,  Greg Regnier ,  Anil Vasudevan ,  Hugh Wilkinson

    IPC分类号： H04L12/801 ,  H04L12/851

    CPC分类号： H04L47/2441 ,  Y02D30/30 ,  Y02D30/32

    摘要： One embodiment provides a method for enabling class-based credit flow control for a network node in communication with a link partner using an Ethernet communications protocol. The method includes receiving a control frame from the link partner. The control frame includes at least one field for specifying credit for at least one traffic class and the credit is based on available space in a receive buffer associated with the at least one traffic class. The method further includes sending data packets to the link partner based on the credit, the data packets associated with the at least one traffic class.

    摘要翻译： 一个实施例提供了一种用于对使用以太网通信协议与链路伙伴通信的网络节点启用基于类的信用流量控制的方法。 该方法包括从链路伙伴接收控制帧。 所述控制帧包括至少一个用于指定至少一个业务类别的信用的字段，并且所述信用是基于与所述至少一个业务类别相关联的接收缓冲器中的可用空间。 所述方法还包括基于所述信用向所述链路伙伴发送数据分组，所述数据分组与所述至少一个业务类别相关联的所述数据分组。

    Adaptive interrupt moderation
    4.
    发明授权
    Adaptive interrupt moderation 有权
    自适应中断节制

    公开(公告)号：US09009367B2

    公开(公告)日：2015-04-14

    申请号：US13566298

    申请日：2012-08-03

    申请人： Yadong Li ,  Linden Cornett ,  Manasi Deval ,  Anil Vasudevan ,  Parthasarathy Sarangam

    发明人： Yadong Li ,  Linden Cornett ,  Manasi Deval ,  Anil Vasudevan ,  Parthasarathy Sarangam

    IPC分类号： G06F3/00 ,  G06F15/16 ,  G06F13/24

    CPC分类号： G06F13/24 ,  H04L69/165

    摘要： Generally, this disclosure relates to adaptive interrupt moderation. A method may include determining, by a host device, a number of connections between the host device and one or more link partners based, at least in part, on a connection identifier associated with each connection; determining, by the host device, a new interrupt rate based at least in part on a number of connections; updating, by the host device, an interrupt moderation timer with a value related to the new interrupt rate; and configuring the interrupt moderation timer to allow interrupts to occur at the new interrupt rate.

    摘要翻译： 通常，本公开涉及自适应中断调节。 方法可以包括：至少部分地基于与每个连接相关联的连接标识符，由主机设备确定主机设备与一个或多个链路伙伴之间的连接数; 由所述主机设备至少部分地基于多个连接来确定新的中断率; 通过所述主机设备更新具有与所述新中断速率相关的值的中断调节定时器; 并配置中断调节定时器以允许以新的中断速率发生中断。

    NETWORK DEVICE SELECTION
    6.
    发明申请
    NETWORK DEVICE SELECTION 有权
    网络设备选择

    公开(公告)号：US20140161122A1

    公开(公告)日：2014-06-12

    申请号：US13995241

    申请日：2011-11-22

    申请人： Anil Vasudevan

    发明人： Anil Vasudevan

    IPC分类号： H04L12/775

    CPC分类号： H04L45/58 ,  H04L49/25 ,  H04L49/351 ,  H04L49/70

    摘要： An embodiment may include circuitry that may be capable of selecting, from network devices, at least one network device to which at least one packet is to be transmitted. The network devices may be associated, at least in part, with each other in at least one link aggregation. The circuitry may select the at least one network device based at least in part upon a relative degree of affinity that the at least one network device may have with respect to at least one central processing unit (CPU) socket that may be associated, at least in part, with at least one flow to which the at least one packet may belong. The relative degree of affinity may be relative to respective degrees of affinity that one or more others of the network devices may have with respect to the at least one CPU socket. Many modifications are possible.

    摘要翻译： 实施例可以包括可以能够从网络设备选择要发送至少一个分组的至少一个网络设备的电路。 网络设备至少部分地可以在至少一个链路聚合中彼此相关联。 该电路可以至少部分地基于至少一个网络设备可能相对于至少一个中央处理单元（CPU）插座具有的至少一个中心处理单元（CPU）插座的相对程度来选择该至少一个网络设备，至少一个中央处理单元 部分地与至少一个分组可以属于的至少一个流。 亲和度的相对程度可以相对于网络设备中的一个或多个其他网络设备相对于至少一个CPU插座可能具有的相对程度的亲和度。 许多修改是可能的。