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    Multi-Priority Communication in a Differential Serial Communication Link
    3.
    发明申请
    Multi-Priority Communication in a Differential Serial Communication Link 审中-公开
    差分串行通信链路中的多优先通信

    公开(公告)号：US20090077274A1

    公开(公告)日：2009-03-19

    申请号：US11857984

    申请日：2007-09-19

    申请人： Gordon F. Caruk ,  Anthony Asaro

    发明人： Gordon F. Caruk ,  Anthony Asaro

    IPC分类号： G06F3/00

    CPC分类号： G06F13/4278 ,  Y02D10/14 ,  Y02D10/151

    摘要： A circuit includes a high priority circuit and a non-high priority circuit. The high priority circuit is operative to communicate high priority information to a single path of a differential serial communication link. The non-high priority circuit communicates non-high priority information to the single path. The high priority information is communicated prior to the non-high priority information. In one example, the circuit includes a flow control distributor operatively coupled to the high priority circuit and the non-high priority circuit. The flow control distributor distributes a total number of flow control credits into high priority credits and non-high priority credits. The flow control distributor controls communication of the high priority information based on the high priority credits. The flow control distributor controls communication of the non-high priority information based on the non-high priority credits.

    摘要翻译： 电路包括高优先级电路和非高优先级电路。 高优先级电路用于将高优先级信息传送到差分串行通信链路的单个路径。 非高优先级电路将非高优先级信息传送到单路径。 在非高优先级信息之前传送高优先级信息。 在一个示例中，电路包括可操作地耦合到高优先级电路和非高优先级电路的流量控制分配器。 流量控制分配器将总数量的流量控制信用分配到高优先级信用和非高优先级信用。 流量控制分配器基于高优先级信用来控制高优先级信息的通信。 流量控制分配器基于非高优先级信用来控制非高优先级信息的通信。

    Visibility Ordering in a Memory Model for a Unified Computing System
    4.
    发明申请
    Visibility Ordering in a Memory Model for a Unified Computing System 有权
    在统一计算系统的内存模型中的可见性排序

    公开(公告)号：US20130263141A1

    公开(公告)日：2013-10-03

    申请号：US13588310

    申请日：2012-08-17

    申请人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    发明人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    IPC分类号： G06F9/46

    CPC分类号： G06F9/46 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/52

    摘要： Provided is a method of permitting the reordering of a visibility order of operations in a computer arrangement configured for permitting a first processor and a second processor threads to access a shared memory. The method includes receiving in a program order, a first and a second operation in a first thread and permitting the reordering of the visibility order for the operations in the shared memory based on the class of each operation. The visibility order determines the visibility in the shared memory, by a second thread, of stored results from the execution of the first and second operations.

    摘要翻译： 提供了一种允许重新排序配置为允许第一处理器和第二处理器线程访问共享存储器的计算机配置中的操作的可见性顺序的方法。 该方法包括以程序顺序接收第一线程中的第一和第二操作，并且基于每个操作的类别允许对共享存储器中的操作的可见性顺序的重新排序。 可见性顺序确定共享存储器（第二个线程）中可执行第一和第二操作的存储结果的可见性。

    Peripheral Memory Management
    5.
    发明申请
    Peripheral Memory Management 审中-公开
    外设内存管理

    公开(公告)号：US20130145055A1

    公开(公告)日：2013-06-06

    申请号：US13309753

    申请日：2011-12-02

    申请人： Andrew Kegel ,  Mark Hummel ,  Anthony Asaro ,  Phillip NG

    发明人： Andrew Kegel ,  Mark Hummel ,  Anthony Asaro ,  Phillip NG

    IPC分类号： G06F13/28

    CPC分类号： G06F13/28 ,  G06F12/0223 ,  G06F12/1081 ,  G06F2213/0058

    摘要： The present system enables an input/output (I/O) device to request memory for performing a direct memory access (DMA) of system memory. Further, the system uses an input/output memory management unit (IOMMU) to determine whether or not the system memory is available. The IOMMU notifies an operating system associated with the system memory if the system memory is not available, such that the operating system allocates non-system memory for use by the I/O device to perform the DMA.

    摘要翻译： 本系统使得输入/输出（I / O）设备能够请求存储器来执行系统存储器的直接存储器访问（DMA）。 此外，系统使用输入/输出存储器管理单元（IOMMU）来确定系统存储器是否可用。 如果系统内存不可用，IOMMU将通知与系统内存相关联的操作系统，以便操作系统分配非系统内存供I / O设备使用以执行DMA。

    Visibility ordering in a memory model for a unified computing system
    6.
    发明授权
    Visibility ordering in a memory model for a unified computing system 有权
    在统一计算系统的内存模型中的可见性排序

    公开(公告)号：US08984511B2

    公开(公告)日：2015-03-17

    申请号：US13588310

    申请日：2012-08-17

    申请人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    发明人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    IPC分类号： G06F9/46 ,  G06F13/00 ,  G06F12/00 ,  G06F13/28 ,  G06F9/26 ,  G06F9/34 ,  G06F9/52

    CPC分类号： G06F9/46 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/52

    摘要： Provided is a method of permitting the reordering of a visibility order of operations in a computer arrangement configured for permitting a first processor and a second processor threads to access a shared memory. The method includes receiving in a program order, a first and a second operation in a first thread and permitting the reordering of the visibility order for the operations in the shared memory based on the class of each operation. The visibility order determines the visibility in the shared memory, by a second thread, of stored results from the execution of the first and second operations.

    摘要翻译： 提供了一种允许重新排序配置为允许第一处理器和第二处理器线程访问共享存储器的计算机配置中的操作的可见性顺序的方法。 该方法包括以程序顺序接收第一线程中的第一和第二操作，并且基于每个操作的类别允许对共享存储器中的操作的可见性顺序的重新排序。 可见性顺序确定共享存储器（第二个线程）中可执行第一和第二操作的存储结果的可见性。

    Efficient memory and resource management
    7.
    发明授权
    Efficient memory and resource management 有权
    高效的内存和资源管理

    公开(公告)号：US08719464B2

    公开(公告)日：2014-05-06

    申请号：US13308211

    申请日：2011-11-30

    申请人： Andrew Kegel ,  Mark Hummel ,  Anthony Asaro ,  Phillip Ng

    发明人： Andrew Kegel ,  Mark Hummel ,  Anthony Asaro ,  Phillip Ng

    IPC分类号： G06F13/28 ,  G06F21/00

    CPC分类号： G06F13/28

    摘要： The present system enables passing a pointer, associated with accessing data in a memory, to an input/output (I/O) device via an input/output memory management unit (IOMMU). The I/O device accesses the data in the memory via the IOMMU without copying the data into a local I/O device memory. The I/O device can perform an operation on the data in the memory based on the pointer, such that I/O device accesses the memory without expensive copies.

    摘要翻译： 本系统使得能够通过输入/输出存储器管理单元（IOMMU）将与访问存储器中的数据相关联的指针传递到输入/输出（I / O）设备。 I / O设备通过IOMMU访问存储器中的数据，而不将数据复制到本地I / O设备存储器中。 I / O设备可以基于指针对存储器中的数据执行操作，使得I / O设备访问存储器而不需要昂贵的副本。

    Managing coherent memory between an accelerated processing device and a central processing unit
    8.
    发明授权
    Managing coherent memory between an accelerated processing device and a central processing unit 有权
    管理加速处理设备和中央处理单元之间的连贯内存

    公开(公告)号：US09430391B2

    公开(公告)日：2016-08-30

    申请号：US13601126

    申请日：2012-08-31

    申请人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    发明人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F12/08

    CPC分类号： G06F12/0815 ,  G06F12/0804 ,  G06F12/0806 ,  G06F12/0835 ,  G06F12/0837 ,  G06F12/0848 ,  G06F2212/1021 ,  G06F2212/1024 ,  G06F2212/283 ,  G06F2212/608 ,  Y02D10/13

    摘要： Existing multiprocessor computing systems often have insufficient memory coherency and, consequently, are unable to efficiently utilize separate memory systems. Specifically, a CPU cannot effectively write to a block of memory and then have a GPU access that memory unless there is explicit synchronization. In addition, because the GPU is forced to statically split memory locations between itself and the CPU, existing multiprocessor computing systems are unable to efficiently utilize the separate memory systems. Embodiments described herein overcome these deficiencies by receiving a notification within the GPU that the CPU has finished processing data that is stored in coherent memory, and invalidating data in the CPU caches that the GPU has finished processing from the coherent memory. Embodiments described herein also include dynamically partitioning a GPU memory into coherent memory and local memory through use of a probe filter.

    摘要翻译： 现有的多处理器计算系统通常具有不足的存储器一致性，因此不能有效地利用单独的存储器系统。 具体来说，CPU无法有效地写入内存块，然后除了有明确的同步之外，还可以对存储器进行GPU访问。 另外，由于GPU被迫静态分割其本身与CPU之间的存储器位置，所以现有的多处理器计算系统不能有效地利用单独的存储器系统。 本文所描述的实施例通过在GPU内接收到通知，CPU已经完成处理存储在相干存储器中的数据，并使CPU缓冲器中的数据无效，GPU已经从相干存储器完成处理来克服这些缺陷。 本文描述的实施例还包括通过使用探针滤波器来将GPU存储器动态地划分为相干存储器和本地存储器。

    Cache management for memory operations
    9.
    发明授权
    Cache management for memory operations 有权
    内存操作缓存管理

    公开(公告)号：US08935475B2

    公开(公告)日：2015-01-13

    申请号：US13436767

    申请日：2012-03-30

    申请人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel ,  Norman Rubin ,  Mark Fowler

    发明人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel ,  Norman Rubin ,  Mark Fowler

    IPC分类号： G06F12/02 ,  G06F12/08 ,  G06F12/12

    CPC分类号： G06F12/0891 ,  G06F12/0815 ,  G06F12/0837 ,  G06F12/0877 ,  G06F12/123 ,  G06F12/126 ,  G06F12/128

    摘要： Embodiments of the present invention provides for the execution of threads and/or workitems on multiple processors of a heterogeneous computing system in a manner that they can share data correctly and efficiently. Disclosed method, system, and article of manufacture embodiments include, responsive to an instruction from a sequence of instructions of a work-item, determining an ordering of visibility to other work-items of one or more other data items in relation to a particular data item, and performing at least one cache operation upon at least one of the particular data item or the other data items present in any one or more cache memories in accordance with the determined ordering. The semantics of the instruction includes a memory operation upon the particular data item.

    摘要翻译： 本发明的实施例提供在异构计算系统的多个处理器上执行线程和/或工作项，以使得它们可以正确且有效地共享数据。 公开的方法，系统和制品实施例包括响应于来自工作项目的指令序列的指令，确定与特定数据相关的一个或多个其他数据项的其他工作项的可见性的排序 并且根据所确定的顺序对存在于任何一个或多个高速缓存存储器中的特定数据项或其他数据项中的至少一个执行至少一个高速缓存操作。 指令的语义包括对特定数据项的存储器操作。

    Mapping Memory Instructions into a Shared Memory Address Place
    10.
    发明申请
    Mapping Memory Instructions into a Shared Memory Address Place 审中-公开
    将内存指令映射到共享内存地址

    公开(公告)号：US20130262814A1

    公开(公告)日：2013-10-03

    申请号：US13588790

    申请日：2012-08-17

    申请人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    发明人： Anthony Asaro ,  Kevin Normoyle ,  Mark Hummel

    IPC分类号： G06F12/10

    CPC分类号： G06F12/0284 ,  G06F15/167 ,  Y02D10/13

    摘要： Embodiments of the present invention provide a method of a first processor using a memory resource associated with a second processor. The method includes receiving a memory instruction from a first processor process, wherein the memory instruction refers to a shared memory address (SMA) that maps to a second processor memory. The method also includes mapping the SMA to the second processor memory, wherein the mapping produces a mapping result and providing the mapping result to the first processor.

    摘要翻译： 本发明的实施例提供了使用与第二处理器相关联的存储器资源的第一处理器的方法。 该方法包括从第一处理器处理接收存储器指令，其中存储器指令是指映射到第二处理器存储器的共享存储器地址（SMA）。 该方法还包括将SMA映射到第二处理器存储器，其中映射产生映射结果并将映射结果提供给第一处理器。