公开(公告)号：US20100246269A1

公开(公告)日：2010-09-30

申请号：US12748253

申请日：2010-03-26

申请人： Edwin C. Kan ,  Tuo-Hung Hou

发明人： Edwin C. Kan ,  Tuo-Hung Hou

IPC分类号： G11C16/04 ,  H01L27/115 ,  H01L21/336

CPC分类号： H01L27/11568 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11521

摘要： Embodiments of tunneling barriers and methods for same can embed modules exhibiting a monodispersion characteristic into a dielectric layer (e.g., between first and second layers forming a dielectric layer). In one embodiment, by embedding C60 molecules inbetween first and second insulating layers forming a dielectric layer, a field sensitive tunneling barrier can be implemented. In one embodiment, the tunneling barrier can be between a floating gate and a channel in a semiconductor structure. In one embodiment, a tunneling film can be used in nonvolatile memory applications where C60 provides accessible energy levels to prompt resonant tunneling through the dielectric layer upon voltage application.

摘要翻译： 隧道势垒的实施例及其方法可以将表现出单分散特性的模块嵌入电介质层（例如，形成介电层的第一和第二层之间）。 在一个实施例中，通过将C60分子嵌入形成电介质层的第一和第二绝缘层之间，可以实现场敏感隧道势垒。 在一个实施例中，隧道势垒可以在浮动栅极和半导体结构中的沟道之间。 在一个实施例中，可以在非易失性存储器应用中使用隧穿膜，其中C60提供可接近的能级，以在施加电压时提供谐振隧道穿过电介质层。

公开(公告)号：US08542540B2

公开(公告)日：2013-09-24

申请号：US12748253

申请日：2010-03-26

申请人： Edwin C. Kan ,  Tuo-Hung Hou

发明人： Edwin C. Kan ,  Tuo-Hung Hou

IPC分类号： G11C11/34

CPC分类号： H01L27/11568 ,  B82Y10/00 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11521

摘要： Embodiments of tunneling barriers and methods for same can embed modules exhibiting a monodispersion characteristic into a dielectric layer (e.g., between first and second layers forming a dielectric layer). In one embodiment, by embedding C60 molecules inbetween first and second insulating layers forming a dielectric layer, a field sensitive tunneling barrier can be implemented. In one embodiment, the tunneling barrier can be between a floating gate and a channel in a semiconductor structure. In one embodiment, a tunneling film can be used in nonvolatile memory applications where C60 provides accessible energy levels to prompt resonant tunneling through the dielectric layer upon voltage application.

摘要翻译： 隧道势垒的实施例及其方法可以将表现出单分散特性的模块嵌入电介质层（例如，形成介电层的第一和第二层之间）。 在一个实施例中，通过将C60分子嵌入形成电介质层的第一和第二绝缘层之间，可以实现场敏感隧道势垒。 在一个实施例中，隧道势垒可以在浮动栅极和半导体结构中的沟道之间。 在一个实施例中，可以在非易失性存储器应用中使用隧穿膜，其中C60提供可接近的能级，以在施加电压时提供谐振隧道穿过电介质层。

公开(公告)号：US08687432B2

公开(公告)日：2014-04-01

申请号：US13351358

申请日：2012-01-17

申请人： Tuo-Hung Hou ,  Shih-Chieh Wu

发明人： Tuo-Hung Hou ,  Shih-Chieh Wu

IPC分类号： G11C7/22

CPC分类号： G11C13/0007 ,  G11C11/5685 ,  G11C2213/32 ,  G11C2213/53 ,  H01L28/00 ,  H01L29/685

摘要： This invention proposes a multi-bit resistive-switching memory cell and array thereof. Multiple conduction paths are formed on each memory cell and independent of each other, and each conduction path can be in a high-resistance or low-resistance state, so as to form a multi-bit resistive-switching memory cell. A memory cell array can be formed by arranging a plurality of multi-bit resistive-switching memory cells, and the memory cell array provides a simple, high density, high performance and cost-efficient proposal.

摘要翻译： 本发明提出一种多位电阻式开关存储单元及其阵列。 多个导通路径形成在每个存储单元上并且彼此独立，并且每个导通路径可以处于高电阻或低电阻状态，以便形成多位电阻切换存储单元。 可以通过布置多个多位电阻式切换存储单元来形成存储单元阵列，并且存储单元阵列提供简单，高密度，高性能和成本有效的方案。

公开(公告)号：US06753224B1

公开(公告)日：2004-06-22

申请号：US10323980

申请日：2002-12-19

申请人： Yeou-Ming Lin ,  Tuo-Hung Hou

发明人： Yeou-Ming Lin ,  Tuo-Hung Hou

IPC分类号： H01L2980

CPC分类号： H01L29/511 ,  Y10S438/954

摘要： A new Inter Poly Dielectric (IPD) layer is provided for use in creating ultra-small gate electrodes. A first and a second high-k dielectric film are provided which remain amorphous at relatively high processing temperatures. The first high-k dielectric film is of Al3O5—ZrO2—Al3O5, the second high-k dielectric film is aluminum doped ZrO2 or HfO2.

摘要翻译： 提供了一种新的多聚电介质（IPD）层，用于创建超小型栅电极。 提供了在较高处理温度下保持非晶态的第一和第二高k电介质膜。 第一个高k电介质膜是Al3O5-ZrO2-Al3O5，第二个高k电介质膜是铝掺杂的ZrO2或HfO2。

公开(公告)号：US07303996B2

公开(公告)日：2007-12-04

申请号：US10677158

申请日：2003-10-01

申请人： Ming-Fang Wang ,  Tuo-Hung Hou ,  Kai-Lin Mai ,  Liang-Gi Yao ,  Shih-Chang Chen

发明人： Ming-Fang Wang ,  Tuo-Hung Hou ,  Kai-Lin Mai ,  Liang-Gi Yao ,  Shih-Chang Chen

IPC分类号： H01L21/302

CPC分类号： H01L21/28185 ,  H01L21/28167 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31645 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for treating a gate structure comprising a high-K gate dielectric stack to improve electric performance characteristics including providing a gate dielectric layer stack including a binary oxide over a silicon substrate; forming a polysilicon layer over the gate dielectric layer stack; lithographically patterning and etching to form a gate structure; and, carrying out at least one plasma treatment of the gate structure comprising a plasma source gas selected from the group consisting of H2, N2, O2, and NH3.

摘要翻译： 一种用于处理包括高K栅极电介质堆叠的栅极结构以改善电性能特性的方法，包括在硅衬底上提供包括二元氧化物的栅极介电层堆叠; 在所述栅极介电层堆叠上形成多晶硅层; 光刻图案化和蚀刻以形成栅极结构; 以及进行至少一种栅极结构的等离子体处理，所述栅极结构包括选自H 2，N 2，O 2， / SUB>和NH 3。

公开(公告)号：US20050074978A1

公开(公告)日：2005-04-07

申请号：US10677158

申请日：2003-10-01

申请人： Ming-Fang Wang ,  Tuo-Hung Hou ,  Kai-Lin Mai ,  Liang-Gi Yao ,  Shih-Chang Chen

发明人： Ming-Fang Wang ,  Tuo-Hung Hou ,  Kai-Lin Mai ,  Liang-Gi Yao ,  Shih-Chang Chen

IPC分类号： H01L21/28 ,  H01L21/316 ,  H01L21/336 ,  H01L29/51 ,  H01L29/78 ,  H01L21/302 ,  H01L21/461

CPC分类号： H01L21/28185 ,  H01L21/28167 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/31645 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for treating a gate structure comprising a high-K gate dielectric stack to improve electric performance characteristics including providing a gate dielectric layer stack including a binary oxide over a silicon substrate; forming a polysilicon layer over the gate dielectric layer stack; lithographically patterning and etching to form a gate structure; and, carrying out at least one plasma treatment of the gate structure comprising a plasma source gas selected from the group consisting of H2, N2, O2, and NH3.

摘要翻译： 一种用于处理包括高K栅极电介质堆叠的栅极结构以改善电性能特性的方法，包括在硅衬底上提供包括二元氧化物的栅极介电层堆叠; 在所述栅极介电层堆叠上形成多晶硅层; 光刻图案化和蚀刻以形成栅极结构; 以及进行包括选自H 2，N 2，O 2和NH 3的等离子体源气体的栅极结构的至少一个等离子体处理。

公开(公告)号：US20050056900A1

公开(公告)日：2005-03-17

申请号：US10662845

申请日：2003-09-15

申请人： Ming-Fang Wang ,  Chia-Lin Chen ,  Chih-Wei Yang ,  Chi-Chun Chen ,  Tuo-Hung Hou ,  Yeou-Ming Lin ,  Liang-Gi Yao ,  Shih-Chang Chen

发明人： Ming-Fang Wang ,  Chia-Lin Chen ,  Chih-Wei Yang ,  Chi-Chun Chen ,  Tuo-Hung Hou ,  Yeou-Ming Lin ,  Liang-Gi Yao ,  Shih-Chang Chen

IPC分类号： H01L21/28 ,  H01L21/314 ,  H01L29/51 ,  H01L29/76

CPC分类号： H01L29/517 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/3141 ,  H01L29/513

摘要： A method for forming an improved gate stack structure having improved electrical properties in a gate structure forming process A method for forming a high dielectric constant gate structure including providing a silicon substrate comprising exposed surface portions; forming an interfacial layer over the exposed surface portions having a thickness of less than about 10 Angstroms; forming a high dielectric constant metal oxide layer over the interfacial layer having a dielectric constant of greater than about 10; forming a barrier layer over the high dielectric constant metal oxide layer; forming an electrode layer over the barrier layer; and, etching according to an etching pattern through a thickness of the electrode layer, barrier layer, high dielectric constant material layer, and the interfacial layer to form a high dielectric constant gate structure.

摘要翻译： 一种用于形成在栅极结构形成工艺中具有改进的电性能的改进的栅极堆叠结构的方法用于形成高介电常数栅极结构的方法，包括提供包括暴露表面部分的硅衬底; 在暴露的表面部分上形成具有小于约10埃的厚度的界面层; 在介电常数大于约10的界面层上形成高介电常数金属氧化物层; 在高介电常数金属氧化物层上形成阻挡层; 在阻挡层上形成电极层; 并且根据蚀刻图案通过电极层，阻挡层，高介电常数材料层和界面层的厚度进行蚀刻，以形成高介电常数栅极结构。

公开(公告)号：US20130248814A1

公开(公告)日：2013-09-26

申请号：US13424380

申请日：2012-03-20

申请人： Tuo-Hung Hou ,  Jiun-Jia Huang

发明人： Tuo-Hung Hou ,  Jiun-Jia Huang

IPC分类号： H01L45/00 ,  H01L27/24

CPC分类号： H01L27/2418 ,  H01L27/2463 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146

摘要： A non-volatile memory device including a first electrode, a resistor structure, a diode structure, and a second electrode is provided. The resistor structure is disposed on the first electrode. The resistor structure includes a first oxide layer. The first oxide layer is disposed on the first electrode. The diode structure is disposed on the resistor structure. The diode structure includes a metal layer and a second oxide layer. The metal layer is disposed on the first oxide layer. The second oxide layer is disposed on the metal layer. The second electrode is disposed on the diode structure. A material of the metal layer is different from that of the second electrode. Furthermore, a non-volatile memory array including the foregoing memory devices is also provided.

摘要翻译： 提供了包括第一电极，电阻器结构，二极管结构和第二电极的非易失性存储器件。 电阻结构设置在第一电极上。 电阻器结构包括第一氧化物层。 第一氧化物层设置在第一电极上。 二极管结构设置在电阻结构上。 二极管结构包括金属层和第二氧化物层。 金属层设置在第一氧化物层上。 第二氧化物层设置在金属层上。 第二电极设置在二极管结构上。 金属层的材料与第二电极的材料不同。 此外，还提供了包括前述存储器件的非易失性存储器阵列。

公开(公告)号：US07071066B2

公开(公告)日：2006-07-04

申请号：US10662845

申请日：2003-09-15

申请人： Ming-Fang Wang ,  Chia-Lin Chen ,  Chih-Wei Yang ,  Chi-Chun Chen ,  Tuo-Hung Hou ,  Yeou-Ming Lin ,  Liang-Gi Yao ,  Shih-Chang Chen

发明人： Ming-Fang Wang ,  Chia-Lin Chen ,  Chih-Wei Yang ,  Chi-Chun Chen ,  Tuo-Hung Hou ,  Yeou-Ming Lin ,  Liang-Gi Yao ,  Shih-Chang Chen

IPC分类号： H01L21/336 ,  H01L21/3205 ,  H01L21/4763

CPC分类号： H01L29/517 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/3141 ,  H01L29/513

摘要： A method for forming an improved gate stack structure having improved electrical properties in a gate structure forming process A method for forming a high dielectric constant gate structure including providing a silicon substrate comprising exposed surface portions; forming an interfacial layer over the exposed surface portions having a thickness of less than about 10 Angstroms; forming a high dielectric constant metal oxide layer over the interfacial layer having a dielectric constant of greater than about 10; forming a barrier layer over the high dielectric constant metal oxide layer; forming an electrode layer over the barrier layer; and, etching according to an etching pattern through a thickness of the electrode layer, barrier layer, high dielectric constant material layer, and the interfacial layer to form a high dielectric constant gate structure.

摘要翻译： 一种用于形成在栅极结构形成工艺中具有改进的电性能的改进的栅极堆叠结构的方法用于形成高介电常数栅极结构的方法，包括提供包括暴露表面部分的硅衬底; 在暴露的表面部分上形成具有小于约10埃的厚度的界面层; 在介电常数大于约10的界面层上形成高介电常数金属氧化物层; 在高介电常数金属氧化物层上形成阻挡层; 在阻挡层上形成电极层; 并且根据蚀刻图案通过电极层，阻挡层，高介电常数材料层和界面层的厚度进行蚀刻，以形成高介电常数栅极结构。