公开(公告)号：US20070105247A1

公开(公告)日：2007-05-10

申请号：US11608054

申请日：2006-12-07

申请人： Frank Mauersberger ,  Peter Beckage ,  Paul Besser ,  Frederick Hause ,  Errol Ryan ,  William Brennan ,  John Jacoponi

发明人： Frank Mauersberger ,  Peter Beckage ,  Paul Besser ,  Frederick Hause ,  Errol Ryan ,  William Brennan ,  John Jacoponi

IPC分类号： H01L21/66 ,  H01L23/58

CPC分类号： H01L21/76883 ,  B24B37/013 ,  H01L21/7684 ,  H01L22/26 ,  H01L23/544 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

摘要： A structure in a semiconductor device useful in determining an endpoint in a chemical-mechanical polishing process is provided. The structure comprises a dielectric layer, an anti-reflective coating, and a metal layer. The dielectric layer has an opening extending therein. The anti-reflective coating extends over at least a portion of the first dielectric layer. The metal layer extends over at least a portion of the anti-reflective coating and within the opening. Thus, during the CMP process, the metal layer is removed, exposing the anti-reflective coating but leaving the metal layer in the opening to form a metal interconnect.

摘要翻译： 提供了可用于确定化学机械抛光工艺中的端点的半导体器件中的结构。 该结构包括电介质层，抗反射涂层和金属层。 电介质层具有在其中延伸的开口。 抗反射涂层在第一介电层的至少一部分上延伸。 金属层在抗反射涂层的至少一部分上并在开口内延伸。 因此，在CMP工艺期间，去除金属层，露出抗反射涂层，但将金属层留在开口中以形成金属互连。

公开(公告)号：US20060172527A1

公开(公告)日：2006-08-03

申请号：US11198037

申请日：2005-08-05

申请人： Gerd Marxsen ,  Frank Mauersberger ,  Rico Hueselitz

发明人： Gerd Marxsen ,  Frank Mauersberger ,  Rico Hueselitz

IPC分类号： H01L21/4763 ,  H01L21/461

CPC分类号： H01L21/3212 ,  H01L21/76834 ,  H01L21/7684 ,  H01L21/76849 ,  H01L21/76883

摘要： The present invention provides a technique that enables the formation of a recessed upper surface of an interconnect line to form an inlaid barrier cap layer on top of an inter-connect line to exhibit improved characteristics with respect to electromigration, electrical conductivity, device reliability and performance. The recessed upper surface of the inter-connect line is formed by an accordingly adapted CMP process that allows removing the metal of an upper portion of the interconnect line, while neighboring elevated barrier layer regions are substantially not affected.

摘要翻译： 本发明提供一种技术，其能够形成互连线的凹陷的上表面以在互连线的顶部上形成镶嵌的阻挡层，以显示相对于电迁移，导电性，器件可靠性和性能的改善的特性 。 互连线的凹陷的上表面通过适当的CMP工艺形成，其允许去除互连线的上部的金属，同时相邻的升高的阻挡层区域基本上不受影响。

公开(公告)号：US06809032B1

公开(公告)日：2004-10-26

申请号：US10136513

申请日：2002-05-01

申请人： Frank Mauersberger ,  Peter J. Beckage ,  Paul R. Besser ,  Frederick N. Hause ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi

发明人： Frank Mauersberger ,  Peter J. Beckage ,  Paul R. Besser ,  Frederick N. Hause ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi

IPC分类号： H01L21302

CPC分类号： B24B37/013 ,  B24B49/12 ,  H01L21/3212 ,  H01L21/76801 ,  H01L21/7684 ,  H01L21/76877

摘要： In another aspect of the present invention, a system for detecting an endpoint in a polishing process is provided. The system comprises a polishing tool, a controllable light source, a sensor, and a controller. The polishing tool is capable of polishing a surface of a semiconductor device, wherein the semiconductor device includes a first layer comprised of a first material and a second layer comprised of a second material. The first layer is positioned above the second layer. The controllable light source is capable of delivering light having one of a plurality of a preselected frequencies to the surface of the semiconductor device. The sensor is capable of detecting the light reflected from the surface of the semiconductor device. The controller is capable of determining the second material, instructing the controllable light source to deliver light of one of the frequencies in response to the second material, comparing the reflected light to a preselected setpoint, and modifying the polishing process in response to the reflected light exceeding the preselected setpoint.

摘要翻译： 在本发明的另一方面，提供了一种用于在抛光过程中检测端点的系统。 该系统包括抛光工具，可控光源，传感器和控制器。 抛光工具能够抛光半导体器件的表面，其中半导体器件包括由第一材料构成的第一层和由第二材料构成的第二层。 第一层位于第二层之上。 可控光源能够将具有多个预选频率中的一个的光传送到半导体器件的表面。 传感器能够检测从半导体器件的表面反射的光。 所述控制器能够确定所述第二材料，指示所述可控光源响应于所述第二材料传送所述频率之一的光，将所述反射光与预选设定值进行比较，以及响应于所述反射光修改所述抛光过程 超过预选设定值。

公开(公告)号：US06413846B1

公开(公告)日：2002-07-02

申请号：US09712501

申请日：2000-11-14

申请人： Paul R. Besser ,  Errol Todd Ryan ,  Frederick N. Hause ,  Frank Mauersberger ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

发明人： Paul R. Besser ,  Errol Todd Ryan ,  Frederick N. Hause ,  Frank Mauersberger ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

IPC分类号： H01L2144

CPC分类号： H01L21/76897 ,  H01L21/76802 ,  Y10S438/97

摘要： A method of forming conductive contacts or an integrated circuit device is disclosed herein. In one embodiment, the method comprises forming a transistor above a semiconducting substrate, and forming a first layer comprised of an orthosilicate glass material above the transistor and the substrate. The method further comprises forming a second layer comprised of an insulating material above the first layer, and performing at least one etching process to define an opening in the second layer for a conductive contact to be formed therein, wherein the first layer comprised of an orthosilicate glass material acts as an etch stop layer during the etching of the opening in the second layer.

摘要翻译： 本文公开了一种形成导电触头或集成电路器件的方法。 在一个实施例中，该方法包括在半导体衬底上形成晶体管，以及在晶体管和衬底之上形成由原硅酸盐玻璃材料组成的第一层。 该方法还包括在第一层之上形成由绝缘材料构成的第二层，并且执行至少一个蚀刻工艺以在第二层中限定用于要在其中形成的导电接触的开口，其中，由原硅酸盐 玻璃材料在蚀刻第二层中的开口期间用作蚀刻停止层。

公开(公告)号：US06555479B1

公开(公告)日：2003-04-29

申请号：US09879376

申请日：2001-06-11

申请人： Frederick N. Hause ,  Paul R. Besser ,  Frank Mauersberger ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

发明人： Frederick N. Hause ,  Paul R. Besser ,  Frank Mauersberger ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

IPC分类号： H01L21302

CPC分类号： H01L21/76811 ,  H01L21/31144 ,  H01L21/76813 ,  H01L2221/1021

摘要： A method for forming a conductive interconnect comprises forming a process layer over a structure layer and forming a mask over the process layer, the mask having an etch profile therein. An anisotropic etching process is performed to erode the mask and to form an etched region in the process layer, the etched region having a profile correlating to the etch profile. A conductive material is formed in the etched region in the process layer and any excess conductive material is removed from above an upper surface of the process layer.

摘要翻译： 形成导电互连的方法包括在结构层上形成工艺层，并在工艺层上形成掩模，掩模在其中具有蚀刻轮廓。 执行各向异性蚀刻处理以蚀刻掩模并在处理层中形成蚀刻区域，蚀刻区域具有与蚀刻轮廓相关的轮廓。 在处理层的蚀刻区域中形成导电材料，并且从处理层的上表面上方除去任何过量的导电材料。

公开(公告)号：US06489240B1

公开(公告)日：2002-12-03

申请号：US09871305

申请日：2001-05-31

申请人： John A. Iacoponi ,  Paul R. Besser ,  Frederick N. Hause ,  Frank Mauersberger ,  Errol Todd Ryan ,  William S. Brennan ,  Peter J. Beckage

发明人： John A. Iacoponi ,  Paul R. Besser ,  Frederick N. Hause ,  Frank Mauersberger ,  Errol Todd Ryan ,  William S. Brennan ,  Peter J. Beckage

IPC分类号： H01L214763

CPC分类号： H01L21/76877 ,  H01L21/7684

摘要： A method for forming a semiconductor having improved copper interconnects is provided. The method comprises forming a first dielectric layer above a first structure layer. Thereafter, a first opening is formed in the first dielectric layer, and a first copper layer is formed above the first dielectric layer and in the first opening. A portion of the first copper layer outside of the opening is removed. A surface portion of the first copper layer is also removed from within the opening, and a second layer of copper is formed above the first layer of copper, replacing the removed surface portion.

摘要翻译： 提供了一种形成具有改进的铜互连的半导体的方法。 该方法包括在第一结构层上形成第一电介质层。 此后，在第一电介质层中形成第一开口，并且在第一电介质层上方和第一开口中形成第一铜层。 除去开口外侧的第一铜层的一部分。 第一铜层的表面部分也从开口内去除，并且在第一铜层之上形成第二铜层，代替去除的表面部分。

公开(公告)号：US07030044B2

公开(公告)日：2006-04-18

申请号：US10463910

申请日：2003-06-16

申请人： Hartmut Ruelke ,  Joerg Hohage ,  Thomas Werner ,  Frank Mauersberger

发明人： Hartmut Ruelke ,  Joerg Hohage ,  Thomas Werner ,  Frank Mauersberger

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/0214 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/0276 ,  H01L21/3143 ,  H01L21/3144 ,  H01L21/3145 ,  H01L21/31612 ,  H01L21/3212 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/7684 ,  H01L21/76877 ,  Y10S438/952

摘要： A method of forming a multi-layer stack over a low-k dielectric layer is disclosed, wherein the multi-layer stack provides an improved anti-reflective effect and an enhanced protection of the underlying low-k dielectric material during the chemical mechanical polishing process. The multi-layer stack includes silicon dioxide based sub-layers, which may be formed in a highly efficient, non-expensive plasma enhanced deposition method, wherein the optical characteristics may be adjusted by varying a ratio of silane and nitrogen oxide during the deposition.

摘要翻译： 公开了一种在低k电介质层上形成多层堆叠的方法，其中多层堆叠在化学机械抛光工艺期间提供改进的抗反射效应和增强的底层低k电介质材料的保护 。 多层堆叠包括可以以高效，非昂贵的等离子体增强沉积方法形成的基于二氧化硅的子层，其中可以通过在沉积期间改变硅烷和氮氧化物的比例来调节光学特性。

公开(公告)号：US06958247B2

公开(公告)日：2005-10-25

申请号：US10666195

申请日：2003-09-19

申请人： Gerd Marxsen ,  Axel Preusse ,  Markus Nopper ,  Frank Mauersberger

发明人： Gerd Marxsen ,  Axel Preusse ,  Markus Nopper ,  Frank Mauersberger

IPC分类号： H01L21/288 ,  H01L21/768 ,  H01L21/461 ,  H01L21/4763

CPC分类号： H01L21/2885 ,  H01L21/7684 ,  H01L21/76877

摘要： In a new method of plating metal onto dielectric layers including small diameter vias and large diameter trenches, a surface roughness is created at least on non-patterned regions of the dielectric layer to enhance the uniformity of material removal in a subsequent chemical mechanical polishing (CMP) process.

摘要翻译： 在将金属电镀到包括小直径通孔和大直径沟槽的电介质层上的新方法中，至少在电介质层的非图案化区域上产生表面粗糙度，以增强后续化学机械抛光（CMP）中材料去除的均匀性 ）过程。

公开(公告)号：US06514858B1

公开(公告)日：2003-02-04

申请号：US09829202

申请日：2001-04-09

申请人： Frederick N. Hause ,  Paul R. Besser ,  Frank Mauersberger ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

发明人： Frederick N. Hause ,  Paul R. Besser ,  Frank Mauersberger ,  Errol Todd Ryan ,  William S. Brennan ,  John A. Iacoponi ,  Peter J. Beckage

IPC分类号： H01L214763

CPC分类号： H01L22/34 ,  B24B37/042 ,  B24B49/00 ,  H01L21/31053 ,  H01L21/7684 ,  H01L2924/0002 ,  H01L2924/00

摘要： A test structure useful in controlling a polishing process of a semiconductor device is provided. The test structure is comprised of a structure layer, a first process layer, and interconnects. The first process layer is positioned above the structure layer and has a plurality of openings formed therein and extending at least partially therethrough to a preselected depth. At least a portion of the plurality of openings have a tapered region progressively narrowing in a direction from the first process layer toward the structure layer. The openings are spaced a preselected distance X apart. The interconnects are formed in the plurality of openings including the tapered region. Thus, as the process layer and interconnects are removed by the polishing process, the distance X increases, indicating the depth of the polishing process.

摘要翻译： 提供了一种用于控制半导体器件的抛光工艺的测试结构。 测试结构由结构层，第一处理层和互连构成。 第一处理层位于结构层上方，并且具有形成在其中并且至少部分地穿过其延伸到预选深度的多个开口。 多个开口的至少一部分具有在从第一处理层朝向结构层的方向上逐渐变窄的锥形区域。 开口间隔开预定距离X. 互连形成在包括锥形区域的多个开口中。 因此，当通过抛光工艺去除工艺层和互连件时，距离X增加，表示抛光过程的深度。