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    Integrated Circuits and Methods for Operating the Same Using a Plurality of Buffer Circuits in an Access Operation
    2.
    发明申请
    Integrated Circuits and Methods for Operating the Same Using a Plurality of Buffer Circuits in an Access Operation 有权
    在接入操作中使用多个缓冲电路的集成电路及其操作方法

    公开(公告)号：US20100002503A1

    公开(公告)日：2010-01-07

    申请号：US12166112

    申请日：2008-07-01

    申请人： Gert Koebernik ,  Jan Gutsche ,  Christoph Friederich ,  Detlev Richter

    发明人： Gert Koebernik ,  Jan Gutsche ,  Christoph Friederich ,  Detlev Richter

    IPC分类号： G11C16/04 ,  G11C16/06 ,  G11C8/00

    CPC分类号： G11C16/10 ,  G11C5/02 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/3454 ,  G11C2211/5621 ,  G11C2211/5642

    摘要： In an embodiment, an integrated circuit having a memory cell arrangement is provided. The memory cell arrangement may include a plurality of multiple bit information storing memory cells, a plurality of buffer circuits, each buffer circuit being coupled to at least one multiple bit information storing memory cell of the plurality of multiple bit information storing memory cells, and a controller configured to control an access operation to access at least one multiple bit information storing memory cell using the buffer circuit coupled to the at least one multiple bit information storing memory cell to be accessed, and a buffer circuit of at least one other multiple bit information storing memory cell being coupled to at least one other multiple bit information storing memory cell.

    摘要翻译： 在一个实施例中，提供了具有存储单元布置的集成电路。 存储单元布置可以包括存储存储单元的多个多位信息，多个缓冲电路，每个缓冲电路耦合到多个位信息存储存储单元中的至少一个多位信息存储存储单元，以及一个 控制器，被配置为控制访问操作以使用耦合到要被访问的所述至少一个多位信息存储存储器单元的缓冲电路访问存储单元的至少一个多位信息，以及至少一个其他多位信息的缓冲电路 存储存储器单元耦合到至少一个其他多位信息存储存储单元。

    Integrated circuits and methods for operating the same using a plurality of buffer circuits in an access operation
    3.
    发明授权
    Integrated circuits and methods for operating the same using a plurality of buffer circuits in an access operation 有权
    在访问操作中使用多个缓冲电路来操作该集成电路的集成电路和方法

    公开(公告)号：US07920430B2

    公开(公告)日：2011-04-05

    申请号：US12166112

    申请日：2008-07-01

    申请人： Gert Koebernik ,  Jan Gutsche ,  Christoph Friederich ,  Detlev Richter

    发明人： Gert Koebernik ,  Jan Gutsche ,  Christoph Friederich ,  Detlev Richter

    IPC分类号： G11C7/10

    CPC分类号： G11C16/10 ,  G11C5/02 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/3454 ,  G11C2211/5621 ,  G11C2211/5642

    摘要： In an embodiment, an integrated circuit having a memory cell arrangement is provided. The memory cell arrangement may include a plurality of multiple bit information storing memory cells, a plurality of buffer circuits, each buffer circuit being coupled to at least one multiple bit information storing memory cell of the plurality of multiple bit information storing memory cells, and a controller configured to control an access operation to access at least one multiple bit information storing memory cell using the buffer circuit coupled to the at least one multiple bit information storing memory cell to be accessed, and a buffer circuit of at least one other multiple bit information storing memory cell being coupled to at least one other multiple bit information storing memory cell.

    摘要翻译： 在一个实施例中，提供了具有存储单元布置的集成电路。 存储单元布置可以包括存储存储单元的多个多位信息，多个缓冲电路，每个缓冲电路耦合到多个位信息存储存储单元中的至少一个多位信息存储存储单元，以及一个 控制器，被配置为控制访问操作以使用耦合到要被访问的所述至少一个多位信息存储存储器单元的缓冲电路访问存储单元的至少一个多位信息，以及至少一个其他多位信息的缓冲电路 存储存储器单元耦合到至少一个其他多位信息存储存储单元。

    Memory Cell Arrangement and Method for Reading State Information From a Memory Cell Bypassing an Error Detection Circuit
    9.
    发明申请
    Memory Cell Arrangement and Method for Reading State Information From a Memory Cell Bypassing an Error Detection Circuit 审中-公开
    用于从旁路故障检测电路的存储单元中读取状态信息的存储单元布置和方法

    公开(公告)号：US20090282308A1

    公开(公告)日：2009-11-12

    申请号：US12118560

    申请日：2008-05-09

    申请人： Jan Gutsche ,  Michael Scheppler ,  Detlev Richter ,  Doris Keitel Schulz ,  Helmut Schwalm

    发明人： Jan Gutsche ,  Michael Scheppler ,  Detlev Richter ,  Doris Keitel Schulz ,  Helmut Schwalm

    IPC分类号： G06F11/07

    CPC分类号： G06F11/1052 ,  G06F11/1048

    摘要： In an embodiment, an integrated circuit having a memory cell arrangement is provided. The memory cell arrangement may include at least one memory cell, at least one error detection circuit, and a controller configured to control a read operation to read state information from the at least one memory cell by reading a memory cell state information bypassing the at least one error correction circuit, or by reading the memory cell state information and supplying it to the at least one error correction circuit.

    摘要翻译： 在一个实施例中，提供了具有存储单元布置的集成电路。 存储单元布置可以包括至少一个存储单元，至少一个错误检测电路和被配置为通过读取至少绕过至少一个存储单元的存储单元状态信息来控制读取操作以从至少一个存储单元读取状态信息的控制器 一个错误校正电路，或通过读取存储单元状态信息并将其提供给至少一个纠错电路。