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    Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors
    1.
    发明授权
    Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors 有权
    将I / O和核心MOS器件的形成与MOS电容器和电阻器集成

    公开(公告)号：US08294216B2

    公开(公告)日：2012-10-23

    申请号：US12191817

    申请日：2008-08-14

    申请人： Harry Chuang ,  Mong Song Liang ,  Wen-Chih Yang ,  Chien-Liang Chen ,  Chii-Horng Li

    发明人： Harry Chuang ,  Mong Song Liang ,  Wen-Chih Yang ,  Chien-Liang Chen ,  Chii-Horng Li

    IPC分类号： H01L27/11

    CPC分类号： H01L27/0629 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1116 ,  H01L28/20 ,  H01L28/40 ,  H01L29/94

    摘要： An integrated circuit structure includes a semiconductor substrate, and a first and a second MOS device. The first MOS device includes a first gate dielectric over the semiconductor substrate, wherein the first gate dielectric is planar; and a first gate electrode over the first gate dielectric. The second MOS device includes a second gate dielectric over the semiconductor substrate; and a second gate electrode over the second gate dielectric. The second gate electrode has a height greater than a height of the first gate electrode. The second gate dielectric includes a planar portion underlying the second gate electrode, and sidewall portions extending on sidewalls of the second gate electrode.

    摘要翻译： 集成电路结构包括半导体衬底和第一和第二MOS器件。 第一MOS器件包括半导体衬底上的第一栅极电介质，其中第一栅极电介质是平面的; 以及位于第一栅极电介质上的第一栅电极。 第二MOS器件包括半导体衬底上的第二栅极电介质; 以及在所述第二栅极电介质上方的第二栅电极。 第二栅电极的高度大于第一栅电极的高度。 第二栅极电介质包括在第二栅电极下面的平面部分和在第二栅电极的侧壁上延伸的侧壁部分。

    Integrating the Formation of I/O and Core MOS Devices with MOS Capacitors and Resistors
    2.
    发明申请
    Integrating the Formation of I/O and Core MOS Devices with MOS Capacitors and Resistors 有权
    将I / O和核心MOS器件的形成与MOS电容器和电阻器集成

    公开(公告)号：US20100038692A1

    公开(公告)日：2010-02-18

    申请号：US12191817

    申请日：2008-08-14

    申请人： Harry Chuang ,  Mong Song Liang ,  Wen-Chih Yang ,  Chien-Liang Chen ,  Chii-Horng Li

    发明人： Harry Chuang ,  Mong Song Liang ,  Wen-Chih Yang ,  Chien-Liang Chen ,  Chii-Horng Li

    IPC分类号： H01L27/11

    CPC分类号： H01L27/0629 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1116 ,  H01L28/20 ,  H01L28/40 ,  H01L29/94

    摘要： An integrated circuit structure includes a semiconductor substrate, and a first and a second MOS device. The first MOS device includes a first gate dielectric over the semiconductor substrate, wherein the first gate dielectric is planar; and a first gate electrode over the first gate dielectric. The second MOS device includes a second gate dielectric over the semiconductor substrate; and a second gate electrode over the second gate dielectric. The second gate electrode has a height greater than a height of the first gate electrode. The second gate dielectric includes a planar portion underlying the second gate electrode, and sidewall portions extending on sidewalls of the second gate electrode.

    摘要翻译： 集成电路结构包括半导体衬底和第一和第二MOS器件。 第一MOS器件包括半导体衬底上的第一栅极电介质，其中第一栅极电介质是平面的; 以及位于第一栅极电介质上的第一栅电极。 第二MOS器件包括半导体衬底上的第二栅极电介质; 以及在所述第二栅极电介质上方的第二栅电极。 第二栅电极的高度大于第一栅电极的高度。 第二栅极电介质包括在第二栅电极下面的平面部分和在第二栅电极的侧壁上延伸的侧壁部分。

    Semiconductor device with discontinuous CESL structure
    7.
    发明申请
    Semiconductor device with discontinuous CESL structure 有权
    半导体器件具有不连续的CESL结构

    公开(公告)号：US20080308873A1

    公开(公告)日：2008-12-18

    申请号：US11811693

    申请日：2007-06-12

    申请人： Chien-Liang Chen ,  Wen-Chih Yang ,  Chii-Horng Li ,  Harry Chuang

    发明人： Chien-Liang Chen ,  Wen-Chih Yang ,  Chii-Horng Li ,  Harry Chuang

    IPC分类号： H01L29/76 ,  H01L29/49

    CPC分类号： H01L21/823807 ,  H01L29/66545 ,  H01L29/7843 ,  Y10S257/90

    摘要： A semiconductor device using a CESL (contact etch stop layer) to induce strain in, for example, a CMOS transistor channel, and a method for fabricating such a device. A stress-producing CESL, tensile in an n-channel device and compressive in a p-channel device, is formed over the device gate structure as a discontinuous layer. This may be done, for example, by depositing an appropriate CESL, then forming an ILD layer, and simultaneously reducing the ILD layer and the CESL to a desired level. The discontinuity preferably exposes the gate electrode, or the metal contact region formed on it, if present. The upper boundary of the CESL may be further reduced, however, to position it below the upper boundary of the gate electrode.

    摘要翻译： 使用CESL（接触蚀刻停止层）在例如CMOS晶体管沟道中诱发应变的半导体器件及其制造方法。 在器件栅极结构上形成产生应力的CESL，n沟道器件中的拉伸和p沟道器件中的压缩，作为不连续层。 这可以例如通过沉积适当的CESL，然后形成ILD层，同时将ILD层和CESL降低到期望的水平来完成。 不连续性优选暴露栅电极或形成在其上的金属接触区域（如果存在）。 然而，CESL的上边界可以进一步减小，以将其定位在栅电极的上边界以下。

    DUAL GATE STRUCTURE ON A SAME CHIP FOR HIGH-K METAL GATE TECHNOLOGY
    8.
    发明申请
    DUAL GATE STRUCTURE ON A SAME CHIP FOR HIGH-K METAL GATE TECHNOLOGY 审中-公开
    用于高K金属门技术的相同芯片的双门结构

    公开(公告)号：US20100052072A1

    公开(公告)日：2010-03-04

    申请号：US12368044

    申请日：2009-02-09

    申请人： Chii-Horng Li ,  Po-Nien Chen ,  Chung-Hau Fei ,  Chien-Liang Chen ,  Wen-Chih Yang ,  Harry Chuang

    发明人： Chii-Horng Li ,  Po-Nien Chen ,  Chung-Hau Fei ,  Chien-Liang Chen ,  Wen-Chih Yang ,  Harry Chuang

    IPC分类号： H01L27/06 ,  H01L21/02

    CPC分类号： H01L27/0629

    摘要： A semiconductor device and method for fabricating a semiconductor device is disclosed. The method includes providing semiconductor substrate having a first region and a second region, forming a high-k dielectric layer over the semiconductor substrate, forming a capping layer over the high-k dielectric layer, forming a metal layer over the capping layer, removing the metal layer and capping layer in the second region, forming a polysilicon layer over the metal layer in the first region and over the high-k dielectric layer in the second region, and forming an active device with the metal layer in the first region and forming a passive device without the metal layer in the second region.

    摘要翻译： 公开了一种用于制造半导体器件的半导体器件和方法。 该方法包括提供具有第一区域和第二区域的半导体衬底，在半导体衬底上形成高k电介质层，在高k电介质层上形成覆盖层，在覆盖层上形成金属层， 金属层和覆盖层，在第一区域中的金属层上形成多晶硅层，并在第二区域中的高k电介质层上方形成多晶硅层，并在第一区域中形成具有金属层的有源器件，并形成 在第二区域中没有金属层的无源器件。

    Semiconductor device with discontinuous CESL structure
    9.
    发明授权
    Semiconductor device with discontinuous CESL structure 有权
    半导体器件具有不连续的CESL结构

    公开(公告)号：US07655984B2

    公开(公告)日：2010-02-02

    申请号：US11811693

    申请日：2007-06-12

    申请人： Chien-Liang Chen ,  Wen-Chih Yang ,  Chii-Horng Li ,  Harry Chuang

    发明人： Chien-Liang Chen ,  Wen-Chih Yang ,  Chii-Horng Li ,  Harry Chuang

    IPC分类号： H01L29/78

    CPC分类号： H01L21/823807 ,  H01L29/66545 ,  H01L29/7843 ,  Y10S257/90

    摘要： A semiconductor device using a CESL (contact etch stop layer) to induce strain in, for example, a CMOS transistor channel, and a method for fabricating such a device. A stress-producing CESL, tensile in an n-channel device and compressive in a p-channel device, is formed over the device gate structure as a discontinuous layer. This may be done, for example, by depositing an appropriate CESL, then forming an ILD layer, and simultaneously reducing the ILD layer and the CESL to a desired level. The discontinuity preferably exposes the gate electrode, or the metal contact region formed on it, if present. The upper boundary of the CESL may be further reduced, however, to position it below the upper boundary of the gate electrode.

    摘要翻译： 使用CESL（接触蚀刻停止层）在例如CMOS晶体管沟道中诱发应变的半导体器件及其制造方法。 在器件栅极结构上形成产生应力的CESL，n沟道器件中的拉伸和p沟道器件中的压缩，作为不连续层。 这可以例如通过沉积适当的CESL，然后形成ILD层，同时将ILD层和CESL降低到期望的水平来完成。 不连续性优选暴露栅电极或形成在其上的金属接触区域（如果存在）。 然而，CESL的上边界可以进一步减小，以将其定位在栅电极的上边界以下。