公开(公告)号：US20090200549A1

公开(公告)日：2009-08-13

申请号：US12426995

申请日：2009-04-21

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

IPC分类号： H01L23/00

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is disclosed. The device includes a substrate and a first wiring layer overlying the substrate. The first wiring layer comprises a first wiring area surrounded by a first seal ring. The first seal ring comprises a first monitor circuit isolated by a first dielectric layer embedded in the first seal ring. The first monitor circuit is responsive to a predetermined amount of deformation occurs in the third dielectric layer.

摘要翻译： 公开了一种半导体器件。 该器件包括衬底和覆盖衬底的第一布线层。 第一布线层包括由第一密封环包围的第一布线区域。 第一密封环包括由嵌入在第一密封环中的第一介电层隔离的第一监测电路。 第一监视器电路响应于在第三电介质层中发生预定量的变形。

公开(公告)号：US20080303539A1

公开(公告)日：2008-12-11

申请号：US11811135

申请日：2007-06-08

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

IPC分类号： G01R31/26

CPC分类号： G01R31/2884 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit parametric testline providing increased test pattern areas is disclosed. The testline comprises a dielectric layer over a substrate, a plurality of probe pads over the dielectric layer, and a first device under test (DUT) formed in the testline in a space underlying the probe pads. The testline may also include a second DUT, which is formed in a space underlying the probe pads overlying the first DUT in an overlaying configuration. The testline may further include a polygon shaped probe pad structure providing an increased test pattern area between adjacent probe pads.

摘要翻译： 公开了一种提供增加的测试图案区域的集成电路参数测试线。 测试线包括衬底上的电介质层，电介质层上的多个探针焊盘，以及形成在探针焊盘下方空间中的测试线中的第一被测器件（DUT）。 测试线还可以包括第二DUT，其以覆盖配置形成在覆盖第一DUT的探针焊盘下方的空间中。 测试线还可以包括多边形形状的探针焊盘结构，其提供相邻探针焊盘之间增加的测试图案区域。

公开(公告)号：US20080296570A1

公开(公告)日：2008-12-04

申请号：US11754394

申请日：2007-05-29

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

IPC分类号： H01L23/58

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is disclosed. The device includes a substrate and a first wiring layer overlying the substrate. The first wiring layer comprises a first wiring area surrounded by a first seal ring. The first seal ring comprises a first monitor circuit isolated by a first dielectric layer embedded in the first seal ring. The first monitor circuit is responsive to a predetermined amount of deformation occurs in the third dielectric layer.

摘要翻译： 公开了一种半导体器件。 该器件包括衬底和覆盖衬底的第一布线层。 第一布线层包括由第一密封环包围的第一布线区域。 第一密封环包括由嵌入在第一密封环中的第一介电层隔离的第一监测电路。 第一监视器电路响应于在第三电介质层中发生预定量的变形。

公开(公告)号：US20080191205A1

公开(公告)日：2008-08-14

申请号：US11706940

申请日：2007-02-13

申请人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Shih-Cheng Chang ,  Shang-Yun Hou ,  Hsien-Wei Chen ,  Chia-Lun Tsai ,  Benson Liu ,  Shin-Puu Jeng ,  Anbiarshy Wu

发明人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Shih-Cheng Chang ,  Shang-Yun Hou ,  Hsien-Wei Chen ,  Chia-Lun Tsai ,  Benson Liu ,  Shin-Puu Jeng ,  Anbiarshy Wu

IPC分类号： H01L23/58

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L24/11 ,  H01L2224/0554 ,  H01L2224/05548 ,  H01L2224/05573 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A semiconductor structure includes a daisy chain adjacent to an edge of a semiconductor chip. The daisy chain includes a plurality of horizontal metal lines distributed in a plurality of metallization layers, wherein the horizontal metal lines are serially connected; a plurality of connecting pads in a same layer and electrically connecting the horizontal metal lines, wherein the connecting pads are physically separated from each other; and a plurality of vertical metal lines, each connecting one of the connecting pads to one of the horizontal metal lines, wherein one of the plurality of connecting pads is connected to one of the plurality of horizontal metal lines by only one of the plurality of vertical metal lines; and a seal ring adjacent and electrically disconnected from the daisy chain.

摘要翻译： 半导体结构包括与半导体芯片的边缘相邻的菊花链。 菊花链包括分布在多个金属化层中的多个水平金属线，其中水平金属线串联连接; 在相同层中的多个连接焊盘并且电连接水平金属线，其中连接焊盘在物理上彼此分离; 以及多个垂直金属线，每个将所述连接焊盘中的一个连接到所述水平金属线之一，其中所述多个连接焊盘中的一个连接焊盘中的一个连接焊盘仅通过所述多个垂直金属线中的一个垂直连接 金属线 以及与菊花链相邻且电气断开的密封环。

公开(公告)号：US07714443B2

公开(公告)日：2010-05-11

申请号：US11458501

申请日：2006-07-19

申请人： Hsien-Wei Chen ,  Anbiarshy Wu ,  Shih-Hsun Hsu ,  Shang-Yun Hou ,  Hsueh-Chung Chen ,  Shin-Puu Jeng

发明人： Hsien-Wei Chen ,  Anbiarshy Wu ,  Shih-Hsun Hsu ,  Shang-Yun Hou ,  Hsueh-Chung Chen ,  Shin-Puu Jeng

IPC分类号： H01L23/52

CPC分类号： H01L21/76895 ,  H01L22/34 ,  H01L23/5226 ,  H01L24/03 ,  H01L24/05 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05554 ,  H01L2224/05556 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2924/00014 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01074 ,  H01L2924/14 ,  H01L2924/30105

摘要： An interconnect structure includes at least a first interconnect layer and a second interconnect layer. Each of the first and second interconnect layers has a pad structure and each pad structure has a respective pad density. The pad density of the pad structure of the second interconnect layer is different from the pad density of the pad structure of the first interconnect layer. The pad structures of the first and second interconnect layers are connected to each other.

摘要翻译： 互连结构至少包括第一互连层和第二互连层。 第一和第二互连层中的每一个具有焊盘结构，并且每个焊盘结构具有相应的焊盘密度。 第二互连层的焊盘结构的焊盘密度不同于第一互连层的焊盘结构的焊盘密度。 第一和第二互连层的焊盘结构彼此连接。

公开(公告)号：US20080246031A1

公开(公告)日：2008-10-09

申请号：US11784632

申请日：2007-04-09

申请人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Hsien-Wei Chen ,  Benson Liu ,  Chia-Lun Tsai ,  Anbiarshy N.F. Wu

发明人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Hsien-Wei Chen ,  Benson Liu ,  Chia-Lun Tsai ,  Anbiarshy N.F. Wu

IPC分类号： H01L23/544 ,  H01L21/66

CPC分类号： H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor structure is provided. The semiconductor structure includes a semiconductor chip and a scribe line adjoining the semiconductor chip. A conductive feature is formed in the scribe line and exposed on the surface of the scribe lines, wherein the conductive feature has an edge facing the semiconductor chip. A kerf path is in the scribe line. A first cut is formed in the conductive feature, wherein the first cut extends from the first edge to the kerf path.

摘要翻译： 提供半导体结构。 半导体结构包括半导体芯片和与半导体芯片相邻的划线。 导电特征形成在划线中并暴露在划线的表面上，其中导电特征具有面向半导体芯片的边缘。 切割路径在划线中。 在导电特征中形成第一切口，其中第一切口从第一边缘延伸到切口路径。

公开(公告)号：US20080088038A1

公开(公告)日：2008-04-17

申请号：US11545579

申请日：2006-10-11

申请人： Shih-Hsun Hsu ,  Shih-Puu Jeng ,  Shang-Yun Hou ,  Hsien-Wei Chen

发明人： Shih-Hsun Hsu ,  Shih-Puu Jeng ,  Shang-Yun Hou ,  Hsien-Wei Chen

IPC分类号： H01L23/48

CPC分类号： H01L24/05 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05073 ,  H01L2224/05093 ,  H01L2224/05552 ,  H01L2224/05553 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/48463 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01082 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/00014

摘要： Bonding pad structures and integrated circuits having the same are provided. An exemplary embodiment of a bond pad structure comprises a bond pad layer. A passivation layer partially covers the bond pad layer from edges thereof and exposes a bonding surface, wherein the passivation layer is formed with a recess on at least one edge of the bonding surface to thereby define a probe needle contact area for probe needle testing and a wire bonding area for wire bonding on the bonding surface, and the probe needle contact area and the wire bonding area have a non-overlapping relationship.

摘要翻译： 提供接合焊盘结构和具有该结合焊盘结构的集成电路。 接合焊盘结构的示例性实施例包括接合焊盘层。 钝化层从其边缘部分地覆盖接合焊盘层并暴露接合表面，其中钝化层在接合表面的至少一个边缘上形成有凹陷，从而限定用于探针针测试的探针接触面积 接合面上引线接合的引线接合区域，探针针接触面积和引线接合区域具有不重叠的关系。

公开(公告)号：US20070015365A1

公开(公告)日：2007-01-18

申请号：US11181433

申请日：2005-07-14

申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

IPC分类号： H01L21/461

CPC分类号： H01L21/3212 ,  H01L21/31053

摘要： In one embodiment, the disclosure relates to a method and apparatus for inserting dummy patterns in sparsely populated portions of a metal layer. The dummy pattern counters the effects of variations of pattern density in a semiconductor layout which can cause uneven post-polish film thickness. An algorithm according to one embodiment of the disclosure determines the size and location of the dummy patterns based on the patterns in the metal layer by first surrounding the metal structure with small dummy pattern and then filling any remaining voids with large dummy patterns.

公开(公告)号：US08227917B2

公开(公告)日：2012-07-24

申请号：US11868850

申请日：2007-10-08

申请人： Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Benson Liu ,  Chia-Lun Tsai ,  Hsien-Wei Chen ,  Anbiarshy N. F. Wu ,  Shang-Yun Hou ,  Shin-Puu Jeng

发明人： Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Benson Liu ,  Chia-Lun Tsai ,  Hsien-Wei Chen ,  Anbiarshy N. F. Wu ,  Shang-Yun Hou ,  Shin-Puu Jeng

IPC分类号： H01L23/48

CPC分类号： H01L24/06 ,  H01L22/32 ,  H01L24/05 ,  H01L2224/05552 ,  H01L2224/05599 ,  H01L2224/0603 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01033 ,  H01L2924/01076 ,  H01L2924/01082

摘要： A bonding pad design is disclosed that includes one or more pad groups on a semiconductor device. Each pad group is made up of two or more bonding pads that have an alternating orientation, such that adjacent bonding pads have their bond ball on opposite sides in relation to the adjacent bonding pad.

摘要翻译： 公开了一种焊盘设计，其包括半导体器件上的一个或多个焊盘组。 每个焊盘组由具有交替取向的两个或更多个焊盘组成，使得相邻的焊盘相对于相邻的焊盘在相对的两侧具有焊接球。

公开(公告)号：US08125233B2

公开(公告)日：2012-02-28

申请号：US12704252

申请日：2010-02-11

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

IPC分类号： G01R31/26

CPC分类号： G01R31/2884 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit parametric testline providing increased test pattern areas is disclosed. The testline comprises a dielectric layer over a substrate, a plurality of probe pads over the dielectric layer, and a first device under test (DUT) formed in the testline in a space underlying the probe pads. The testline may also include a second DUT, which is formed in a space underlying the probe pads overlying the first DUT in an overlaying configuration. The testline may further include a polygon shaped probe pad structure providing an increased test pattern area between adjacent probe pads.

摘要翻译： 公开了一种提供增加的测试图案区域的集成电路参数测试线。 测试线包括衬底上的电介质层，电介质层上的多个探针焊盘，以及形成在探针焊盘下方空间中的测试线中的第一被测器件（DUT）。 测试线还可以包括第二DUT，其以覆盖配置形成在覆盖第一DUT的探针焊盘下方的空间中。 测试线还可以包括多边形形状的探针焊盘结构，其提供相邻探针焊盘之间增加的测试图案区域。