公开(公告)号：US20160210187A1

公开(公告)日：2016-07-21

申请号：US15080577

申请日：2016-03-24

Applicant: INTEL CORPORATION

Inventor： Bill NALE ,  Jonathan C. JASPER ,  Murugasamy K. NACHIMUTHU ,  Jun ZHU ,  Tuan M. QUACH

IPC: G06F11/07

Abstract: Provided are a method and apparatus for performing error handling operations using error signals A first error signal is asserted on an error pin on a bus to signal to a host memory controller that error handling operations are being performed by a memory module controller in response to detecting an error. Error handling operations are performed to return the bus to an initial state in response to detecting the error. A second error signal is asserted on the error pin on the bus to signal that error handling operations have completed and the bus is returned to the initial state.

Abstract translation: 提供了一种用于使用误差信号执行错误处理操作的方法和装置。第一错误信号在总线上的错误引脚上被断言，以向主机存储器控制器通知响应于检测到的存储器模块控制器执行错误处理操作 一个错误。 执行错误处理操作以响应于检测到错误将总线返回到初始状态。 在总线上的错误引脚上断言第二个错误信号，表示错误处理操作已经完成，总线返回初始状态。

公开(公告)号：US20160179742A1

公开(公告)日：2016-06-23

申请号：US15058126

申请日：2016-03-01

Applicant: INTEL CORPORATION

Inventor： Bill NALE ,  Jun ZHU ,  Tuan M. QUACH

IPC: G06F13/42 ,  G06F13/16

Abstract: Provided are a method and apparatus for providing a host memory controller write credits for write commands. A host memory controller coupled to a memory module over a bus determines whether a read data packet returned from the memory module indicates at least one write credit and increments a write credit counter in response to determining that the read data packet indicates at least one write credit.

Abstract translation: 提供了一种用于为写入命令提供主机存储器控制器写入信用的方法和装置。 通过总线耦合到存储器模块的主机存储器控制器确定从存储器模块返回的读取数据分组是否指示至少一个写入信用，并响应于确定读取的数据分组指示至少一个写入信用来增加写入信用计数器 。

公开(公告)号：US20160099044A1

公开(公告)日：2016-04-07

申请号：US14967230

申请日：2015-12-11

Applicant: INTEL CORPORATION

Inventor： Bill NALE ,  Jun ZHU ,  Tuan M. QUACH

IPC: G11C11/406 ,  G06F13/16 ,  G06F13/42 ,  G11C7/10 ,  G11C7/22

CPC classification number: G06F11/0793 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0629 ,  G06F3/0638 ,  G06F3/0673 ,  G06F3/0683 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/0772 ,  G06F11/079 ,  G06F12/023 ,  G06F12/0802 ,  G06F12/0813 ,  G06F13/1663 ,  G06F13/1678 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4234 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/1044 ,  G06F2212/2532 ,  G06F2212/60 ,  G11C5/04 ,  G11C5/148 ,  G11C7/1003 ,  G11C7/1063 ,  G11C7/1072 ,  G11C7/222 ,  G11C11/40618 ,  G11C29/023 ,  G11C29/028 ,  H04L9/0869

Abstract: Provided are a method and apparatus for a memory module to accept a command in multiple parts. A first half of a command is placed on a bus for a memory module in a first clock cycle. A chip select signal is placed on the bus for the memory module for the first half of the command. A second half of the command is placed on the bus in a second clock cycle following the first clock cycle, wherein the memory module accepts the second half of the command a delay interval from accepting the first half of the command.

Abstract translation: 提供了一种用于存储器模块以多个部分接受命令的方法和装置。 命令的前半部分在第一个时钟周期内放置在内存模块的总线上。 在命令的前半部分，内存模块的总线上放置芯片选择信号。 命令的后半部分在第一时钟周期之后的第二时钟周期中被放置在总线上，其中存储器模块接受命令的后半部分延迟间隔，以接受命令的前半部分。

公开(公告)号：US20160211973A1

公开(公告)日：2016-07-21

申请号：US15080580

申请日：2016-03-24

Applicant: INTEL CORPORATION

Inventor： Bill NALE ,  Jonathan C. JASPER ,  Jun ZHU ,  Tuan M. QUACH

IPC: H04L9/08 ,  G06F13/16 ,  G11C7/10 ,  G06F13/42

CPC classification number: G06F11/0793 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0629 ,  G06F3/0638 ,  G06F3/0673 ,  G06F3/0683 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/0772 ,  G06F11/079 ,  G06F12/023 ,  G06F12/0802 ,  G06F12/0813 ,  G06F13/1663 ,  G06F13/1678 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4234 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/1044 ,  G06F2212/2532 ,  G06F2212/60 ,  G11C5/04 ,  G11C5/148 ,  G11C7/1003 ,  G11C7/1063 ,  G11C7/1072 ,  G11C7/222 ,  G11C11/40618 ,  G11C29/023 ,  G11C29/028 ,  H04L9/0869

Abstract: Provided are a method and apparatus method and apparatus for scrambling read data in a memory module. A read data packet having scrambled read data returned in response to a read request is received. The scrambler seed is updated in response to receiving the read data packet. The scrambler seed is used to descramble the scrambled read data.

Abstract translation: 提供了一种用于扰乱存储器模块中的读取数据的方法和装置方法和装置。 接收到响应读取请求返回的具有加扰读取数据的读取数据分组。 响应于接收到读取的数据分组来更新加扰器种子。 加扰器种子用于解扰加扰的读取数据。

公开(公告)号：US20160179604A1

公开(公告)日：2016-06-23

申请号：US15058129

申请日：2016-03-01

Applicant: INTEL CORPORATION

Inventor： Bill NALE ,  Jun ZHU ,  Tuan M. QUACH

IPC: G06F11/07

CPC classification number: G06F11/0793 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0629 ,  G06F3/0638 ,  G06F3/0673 ,  G06F3/0683 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/0772 ,  G06F11/079 ,  G06F12/023 ,  G06F12/0802 ,  G06F12/0813 ,  G06F13/1663 ,  G06F13/1678 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4234 ,  G06F13/4243 ,  G06F13/4282 ,  G06F2212/1044 ,  G06F2212/2532 ,  G06F2212/60 ,  G11C5/04 ,  G11C5/148 ,  G11C7/1003 ,  G11C7/1063 ,  G11C7/1072 ,  G11C7/222 ,  G11C11/40618 ,  G11C29/023 ,  G11C29/028 ,  H04L9/0869

Abstract: Provided are a method and apparatus for using an error signal to indicate a write request error and write request acceptance performing error handling operations using error signals. A memory module controller detects a write error for a write request in a memory module and asserts an error signal on a bus to a host memory controller in response to detecting the write error.

Abstract translation: 提供了一种使用误差信号来指示写请求错误和使用误差信号执行错误处理操作的写请求接受的方法和装置。 存储器模块控制器检测存储器模块中的写入请求的写入错误，并且响应于检测到写入错误，将总线上的错误信号断言到主机存储器控制器。