公开(公告)号：US20110197031A1

公开(公告)日：2011-08-11

申请号：US12701067

申请日：2010-02-05

申请人： Eero Aho ,  Jari Nikara ,  Kimmo Kuusilinna

发明人： Eero Aho ,  Jari Nikara ,  Kimmo Kuusilinna

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0844 ,  G06F12/084 ,  G06F12/0846 ,  G06F12/0851 ,  G06F12/0859 ,  G06F12/0862 ,  G06F2212/1016 ,  G06F2212/601 ,  G06F2212/6042

摘要： Disclosed herein is a miss handler for a multi-channel cache memory, and a method that includes determining a need to update a multi-channel cache memory due at least to one of an occurrence of a cache miss or a data prefetch being needed. The method further includes operating a multi-channel cache miss handler to update at least one cache channel storage of the multi-channel cache memory from a main memory.

摘要翻译： 本文公开了一种用于多通道高速缓冲存储器的未命中处理器，以及一种方法，其包括至少由于存在高速缓存未命中的发生或需要的数据预取而导致更新多通道高速缓冲存储器的需要。 该方法还包括操作多通道高速缓存未命中处理程序以从主存储器更新多通道高速缓冲存储器的至少一个高速缓存通道存储器。

公开(公告)号：US20120198158A1

公开(公告)日：2012-08-02

申请号：US13496649

申请日：2009-09-17

申请人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

发明人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

IPC分类号： G06F12/08

CPC分类号： G06F12/0846 ,  G06F12/084 ,  G06F12/0842 ,  G06F12/0844

摘要： A cache memory including: a plurality of parallel input ports configured to receive, in parallel, memory access requests wherein each parallel input port is operable to receive a memory access request for any one of a plurality of processing units; and a plurality of cache blocks wherein each cache block is configured to receive memory access requests from a unique one of the plurality of input ports such that there is a one-to-one mapping between the plurality of parallel input ports and the plurality of cache blocks and wherein each of the plurality of cache blocks is configured to serve a unique portion of an address space of the memory.

摘要翻译： 一种高速缓冲存储器，包括：多个并行输入端口，被配置为并行地接收存储器访问请求，其中每个并行输入端口可操作以接收多个处理单元中的任何一个的存储器访问请求; 以及多个高速缓存块，其中每个高速缓存块被配置为从所述多个输入端口中的唯一的输入端口接收存储器访问请求，使得在所述多个并行输入端口和所述多个高速缓存器之间存在一对一映射 块，并且其中所述多个高速缓存块中的每一个被配置为服务于所述存储器的地址空间的唯一部分。

公开(公告)号：US09892047B2

公开(公告)日：2018-02-13

申请号：US13496649

申请日：2009-09-17

申请人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

发明人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

IPC分类号： G06F12/0842 ,  G06F12/08 ,  G06F12/0846 ,  G06F12/084 ,  G06F12/0844

CPC分类号： G06F12/0846 ,  G06F12/084 ,  G06F12/0842 ,  G06F12/0844

摘要： A cache memory including: a plurality of parallel input ports configured to receive, in parallel, memory access requests wherein each parallel input port is operable to receive a memory access request for any one of a plurality of processing units; and a plurality of cache blocks wherein each cache block is configured to receive memory access requests from a unique one of the plurality of input ports such that there is a one-to-one mapping between the plurality of parallel input ports and the plurality of cache blocks and wherein each of the plurality of cache blocks is configured to serve a unique portion of an address space of the memory.

公开(公告)号：US08661200B2

公开(公告)日：2014-02-25

申请号：US12701171

申请日：2010-02-05

申请人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

发明人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

IPC分类号： G06F12/00

CPC分类号： G06F12/0864 ,  G06F12/084 ,  G06F12/0851 ,  G06F12/0893 ,  G06F12/1036 ,  G06F2212/1028 ,  G06F2212/1048 ,  G06F2212/301 ,  G06F2212/601 ,  G06F2212/6042 ,  Y02D10/13

摘要： Disclosed herein is a channel controller for a multi-channel cache memory, and a method that includes receiving a memory address associated with a memory access request to a main memory of a data processing system; translating the memory address to form a first access portion identifying at least one partition of a multi-channel cache memory, and at least one further access portion, where the at least one partition includes at least one channel; and applying the at least one further access portion to the at least one channel of the multi-channel cache memory.

摘要翻译： 本文公开了一种用于多通道高速缓冲存储器的通道控制器，以及一种方法，其包括将与存储器访问请求相关联的存储器地址接收到数据处理系统的主存储器; 翻译存储器地址以形成识别多通道高速缓冲存储器的至少一个分区的第一访问部分和至少一个另外的访问部分，其中所述至少一个分区包括至少一个信道; 以及将所述至少一个另外的访问部分应用于所述多通道高速缓冲存储器的所述至少一个通道。

公开(公告)号：US20110197028A1

公开(公告)日：2011-08-11

申请号：US12701171

申请日：2010-02-05

申请人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

发明人： Jari Nikara ,  Eero Aho ,  Kimmo Kuusilinna

IPC分类号： G06F12/08

CPC分类号： G06F12/0864 ,  G06F12/084 ,  G06F12/0851 ,  G06F12/0893 ,  G06F12/1036 ,  G06F2212/1028 ,  G06F2212/1048 ,  G06F2212/301 ,  G06F2212/601 ,  G06F2212/6042 ,  Y02D10/13

摘要： Disclosed herein is a channel controller for a multi-channel cache memory, and a method that includes receiving a memory address associated with a memory access request to a main memory of a data processing system; translating the memory address to form a first access portion identifying at least one partition of a multi-channel cache memory, and at least one further access portion, where the at least one partition includes at least one channel; and applying the at least one further access portion to the at least one channel of the multi-channel cache memory.

摘要翻译： 本文公开了一种用于多通道高速缓冲存储器的通道控制器，以及一种方法，其包括将与存储器访问请求相关联的存储器地址接收到数据处理系统的主存储器; 翻译存储器地址以形成识别多通道高速缓冲存储器的至少一个分区的第一访问部分和至少一个另外的访问部分，其中所述至少一个分区包括至少一个信道; 以及将所述至少一个另外的访问部分应用于所述多通道高速缓冲存储器的所述至少一个通道。

公开(公告)号：US07894229B2

公开(公告)日：2011-02-22

申请号：US12343223

申请日：2008-12-23

申请人： Vesa Lahtinen ,  Tapio Hill ,  Kimmo Kuusilinna ,  Jari Nikara ,  Mika Kuulusa ,  Tommi Makelainen

发明人： Vesa Lahtinen ,  Tapio Hill ,  Kimmo Kuusilinna ,  Jari Nikara ,  Mika Kuulusa ,  Tommi Makelainen

IPC分类号： G11C5/02

CPC分类号： G11C5/025 ,  G11C5/02 ,  H01L25/0652 ,  H01L25/18 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2224/0401

摘要： Systems, apparatuses and methods involving centralized memory management capable of allocating and de-allocating memory for all subsystems dynamically. One embodiment involves a base substrate, a logic die(s) on the base substrate and having a subsystem(s), a memory die(s) having a memory module(s), a memory management unit, a first data interface connecting the memory management unit with the at least one logic die, a second data interface connecting the memory management unit with the at least one memory die, a configuration interface connecting the memory management unit with the at least one memory die, where the configuration interface includes face-to-face connections, a control interface connecting the memory management unit with the at least one logic die, where the memory die(s) and the logic die(s) are arranged in a stacked configuration on the base substrate, and the memory management unit is adapted for managing memory accesses from the subsystem(s) by negotiating an allowed memory access with the subsystem(s) via the control interface and configuring the at least one memory module according to the allowed memory access via the configuration interface.

摘要翻译： 涉及集中式存储器管理的系统，装置和方法能够动态分配和分配所有子系统的存储器。 一个实施例涉及基底基板，基底基板上的逻辑管芯，并具有子系统，具有存储器模块的存储管芯，存储器管理单元，第一数据接口，其将 具有所述至少一个逻辑管芯的存储器管理单元，将所述存储器管理单元与所述至少一个存储管芯连接的第二数据接口，将所述存储器管理单元与所述至少一个存储器管芯连接的配置接口，其中所述配置接口包括面 面对连接，将存储器管理单元与至少一个逻辑管芯连接的控制接口，其中存储器管芯和逻辑管芯以堆叠配置布置在基底衬底上，并且存储器 管理单元适于通过经由所述控制接口协商与所述子系统的允许的存储器访问来管理来自所述子系统的存储器访问，并且根据所述允许的存储器访问vi来配置所述至少一个存储器模块 一个配置界面。

公开(公告)号：US07477535B2

公开(公告)日：2009-01-13

申请号：US11543351

申请日：2006-10-05

申请人： Vesa Lahtinen ,  Tapio Hill ,  Kimmo Kuusilinna ,  Jari Nikara ,  Mika Kuulusa ,  Tommi Makelainen

发明人： Vesa Lahtinen ,  Tapio Hill ,  Kimmo Kuusilinna ,  Jari Nikara ,  Mika Kuulusa ,  Tommi Makelainen

IPC分类号： G11C5/02

CPC分类号： G11C5/025 ,  G11C5/02 ,  H01L25/0652 ,  H01L25/18 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2224/0401

摘要： Systems, apparatuses and methods involving centralized memory management capable of allocating and de-allocating memory for all subsystems dynamically. One embodiment involves a base substrate, a logic die(s) on the base substrate and having a subsystem(s), a memory die(s) having a memory module(s), a memory management unit, a first data interface connecting the memory management unit with the at least one logic die, a second data interface connecting the memory management unit with the at least one memory die, a configuration interface connecting the memory management unit with the at least one memory die, where the configuration interface includes face-to-face connections, a control interface connecting the memory management unit with the at least one logic die, where the memory die(s) and the logic die(s) are arranged in a stacked configuration on the base substrate, and the memory management unit is adapted for managing memory accesses from the subsystem(s) by negotiating an allowed memory access with the subsystem(s) via the control interface and configuring the at least one memory module according to the allowed memory access via the configuration interface.

摘要翻译： 涉及集中式存储器管理的系统，装置和方法能够动态分配和分配所有子系统的存储器。 一个实施例涉及基底基板，基底基板上的逻辑管芯，并具有子系统，具有存储器模块的存储管芯，存储器管理单元，第一数据接口，其将 具有所述至少一个逻辑管芯的存储器管理单元，将所述存储器管理单元与所述至少一个存储管芯连接的第二数据接口，将所述存储器管理单元与所述至少一个存储器管芯连接的配置接口，其中所述配置接口包括面 面对连接，将存储器管理单元与至少一个逻辑管芯连接的控制接口，其中存储器管芯和逻辑管芯以堆叠配置布置在基底衬底上，并且存储器 管理单元适于通过经由所述控制接口协商与所述子系统的允许的存储器访问来管理来自所述子系统的存储器访问，并且根据所述允许的存储器访问vi来配置所述至少一个存储器模块 一个配置界面。

公开(公告)号：US20100058016A1

公开(公告)日：2010-03-04

申请号：US12198839

申请日：2008-08-26

申请人： Jari Nikara ,  Kimmo Kuusilinna ,  Tapio Hill

发明人： Jari Nikara ,  Kimmo Kuusilinna ,  Tapio Hill

IPC分类号： G06F12/14 ,  G06F12/00 ,  G06F12/02 ,  G06F12/08

CPC分类号： G06F12/1027 ,  G06F12/1475 ,  Y02D10/13

摘要： A method, apparatus, and software product allow signalling toward a multi-channel memory subsystem within an application processing architecture, and routing of that signalling via a single sandbox which provides memory protection by controlling memory usage and blocking the signalling if it is unauthorized. The signalling via the sandbox leads to a plurality of different memory locations, and the sandbox is an intermediary for substantially all execution memory accesses to the multi-channel memory subsystem.

摘要翻译： 方法，装置和软件产品允许在应用处理架构内向多通道存储器子系统发信号，以及经由单个沙箱进行信令的路由，其通过控制存储器使用来提供存储器保护，并且如果未授权则阻止信令。 通过沙箱的信令通向多个不同的存储器位置，并且沙箱是用于对多通道存储器子系统的基本上所有执行存储器访问的中介。

公开(公告)号：US20080086603A1

公开(公告)日：2008-04-10

申请号：US11543688

申请日：2006-10-05

申请人： Vesa Lahtinen ,  Kimmo Kuusilinna ,  Jari Nikara ,  Jukka M. Nurminen

发明人： Vesa Lahtinen ,  Kimmo Kuusilinna ,  Jari Nikara ,  Jukka M. Nurminen

IPC分类号： G06F12/00

CPC分类号： G06F12/0284 ,  G06F12/0653 ,  G06F2212/205 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/17181 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

摘要： Systems, apparatuses and methods for efficient logical memory management using centralized memory management. One embodiment involves allocating a first memory region to a first subsystem, generating a region code associated with the allocated memory region, storing the region code in connection with an address of the memory region, and defining the first subsystem as a first owner for the memory region by storing a unique subsystem identifier together with the region code in a parameter table. In this manner, a memory region may be globally addressed by its region code and an ownership to a subsystem is defined and stored.

摘要翻译： 使用集中式内存管理的高效逻辑内存管理的系统，设备和方法。 一个实施例涉及将第一存储器区域分配给第一子系统，生成与分配的存储器区域相关联的区域代码，存储与存储器区域的地址有关的区域代码，以及将第一子系统定义为存储器的第一所有者 通过在参数表中存储唯一的子系统标识符和区域代码。 以这种方式，可以通过其区域代码对存储器区域进行全局寻址，并且定义并存储对子系统的所有权。

公开(公告)号：US20130305248A1

公开(公告)日：2013-11-14

申请号：US13980204

申请日：2011-01-18

申请人： Jari Nikara ,  Eero Aho ,  Mika Pesonen ,  Zbigniew Stanek

发明人： Jari Nikara ,  Eero Aho ,  Mika Pesonen ,  Zbigniew Stanek

IPC分类号： G06F9/46

CPC分类号： G06F9/46 ,  G06F1/1643 ,  G06F3/017 ,  G06F3/048 ,  G06F2203/0381

摘要： A method including: identifying, for a current user input state, a plurality of available next user input states; defining a set of putative next user input states comprising including one or more of the available next user input states; defining a set of advancing tasks, in anticipation of the current user input state becoming, next, any one of the one or more putative next user input states of the set of putative next user input states; redefining the set of putative next user input states, including one or more of the available next user input states, in response to a user movement signal that depends upon user movement; and redefining the set of advancing tasks, in anticipation of the current user input state becoming, next, any one of the one or more putative next user input states of the set of putative next user input states

摘要翻译： 一种方法，包括：针对当前用户输入状态识别多个可用的下一个用户输入状态; 定义一组推定的下一个用户输入状态，包括包括一个或多个可用的下一个用户输入状态; 定义一组前进任务，预期当前用户输入状态成为下一个用户输入状态集中的一个或多个推定的下一个用户输入状态中的任何一个; 响应于取决于用户移动的用户移动信号，重新定义包括一个或多个可用的下一个用户输入状态的推定的下一个用户输入状态集合; 并且重新定义一组前进任务，预期当前用户输入状态变成下一个下一个推定的下一个用户输入状态集合的一个或多个推定的下一个用户输入状态中的任何一个