公开(公告)号：US06197698B1

公开(公告)日：2001-03-06

申请号：US09340400

申请日：1999-06-28

申请人： Jui-Tsen Huang ,  Kuang-Hua Shih ,  Tsu-An Lin ,  Chan-Lon Yang

发明人： Jui-Tsen Huang ,  Kuang-Hua Shih ,  Tsu-An Lin ,  Chan-Lon Yang

IPC分类号： H01L213065

CPC分类号： H01L21/32139 ,  H01L21/28035 ,  H01L21/32137 ,  H01L21/823437

摘要： The present invention provides a method for etching a poly-silicon layer of a semiconductor wafer. The semiconductor wafer comprises a dielectric layer, a poly-silicon layer situated on the dielectric layer and containing dopants to a predetermined depth, and a photo-resist layer having a rectangular cross-section above a predetermined area of the poly-silicon layer. The semiconductor wafer is processed in a plasma chamber. A first dry-etching process is performed to vertically etch away the dopant-containing portion of the poly-silicon layer not covered by the photo-resist layer. Then, a second dry-etching process is performed to vertically etch away the residual portion of the poly-silicon layer not covered by the photo-resist layer down to the surface of the dielectric layer. The etching gases used in the first dry-etching process differ from those used in the second dry-etching process, and the main etching gas of the first dry-etching process is C2F6.

摘要翻译： 本发明提供一种蚀刻半导体晶片的多晶硅层的方法。 半导体晶片包括电介质层，位于电介质层上的多晶硅层，并且含有预定深度的掺杂剂，以及在多晶硅层的预定区域之上具有矩形横截面的光致抗蚀剂层。 半导体晶片在等离子体室中进行处理。 执行第一干蚀刻工艺以垂直蚀刻掉未被光致抗蚀剂层覆盖的多晶硅层的含掺杂物部分。 然后，进行第二干法蚀刻工艺，以将未被光刻胶层覆盖的多晶硅层的剩余部分垂直蚀刻掉到电介质层的表面。 在第一干蚀刻工艺中使用的蚀刻气体与第二干蚀刻工艺中使用的蚀刻气体不同，第一干法蚀刻工艺的主蚀刻气体为C2F6。

公开(公告)号：US5994233A

公开(公告)日：1999-11-30

申请号：US172507

申请日：1998-10-14

申请人： Tong-Yu Chen ,  Chan-Lon Yang ,  Tsu-An Lin

发明人： Tong-Yu Chen ,  Chan-Lon Yang ,  Tsu-An Lin

IPC分类号： H01L21/311 ,  H01L21/00 ,  H01L21/3065

CPC分类号： H01L21/31116

摘要： An oxide etching method using low-medium density plasma includes a first etching step to pre-etch the oxide layer with low etching selectivity etchant to pre-form a contact opening and a monitoring opening. The low etching selectivity etchant can also etch the photoresist layer and the photoresist reaction residue. Then, a second etching with high etching selectivity on the oxide is performed to completely form the contact opening with a SAC property and the monitoring opening. The openings expose the substrate.

摘要翻译： 使用低介质密度等离子体的氧化物蚀刻方法包括用低蚀刻选择性蚀刻剂预蚀刻氧化物层以预先形成接触开口和监测开口的第一蚀刻步骤。 低蚀刻选择性蚀刻剂也可以蚀刻光致抗蚀剂层和光致抗蚀剂反应残余物。 然后，执行对氧化物具有高蚀刻选择性的第二蚀刻，以完全形成具有SAC特性和监测开口的接触开口。 开口露出基板。

公开(公告)号：US06180532B2

公开(公告)日：2001-01-30

申请号：US09213129

申请日：1998-12-15

申请人： Chan-Lon Yang ,  Tong-Yu Chen ,  Tsu-An Lin

发明人： Chan-Lon Yang ,  Tong-Yu Chen ,  Tsu-An Lin

IPC分类号： H01L213065

CPC分类号： H01L21/76897 ,  H01L21/31116 ,  H01L21/31144

摘要： A method for forming a contact hole in a silicon oxide layer formed over a silicon nitride layer and a substrate performs an etching process with an etchant, C4F8/Ar or C4F8/C2F6/Ar, on an inductively coupled plasma etcher. The inductively coupled plasma etcher contains a chamber, a ring, and a roof. The etchant used in the etching process is controlled by conditions that include a C4F8 flow of about 10 to 20 sccm, a CO flow of less than about 100 sccm, and an Ar flow of about 50 to 500 sccm. In the meantime, the conditions of the inductively coupled plasma etcher include a roof temperature of about 150 to 300 ° C., a ring temperature of about 150 to 400 ° C., and a pressure within the chamber of about 4 to 50 mtorr. By performing a plasma etching process under the foregoing conditions, a properly profiled contact hole is obtained.

摘要翻译： 在形成在氮化硅层和基板上的氧化硅层中形成接触孔的方法在电感耦合等离子体蚀刻器上用蚀刻剂C4F8 / Ar或C4F8 / C2F6 / Ar进行蚀刻处理。 电感耦合等离子体蚀刻器包含一个室，一个环和一个屋顶。 在蚀刻工艺中使用的蚀刻剂由包括约10至20sccm的C 4 F 8流量，小于约100sccm的CO流量和约50至500sccm的Ar流量的条件控制。 同时，电感耦合等离子体蚀刻器的条件包括约150-300℃的屋顶温度，约150-400℃的环境温度和室内压力为约4-50mtorr。 通过在上述条件下进行等离子体蚀刻工艺，可以获得适当的异型接触孔。

公开(公告)号：US08895435B2

公开(公告)日：2014-11-25

申请号：US13018009

申请日：2011-01-31

申请人： Chien-Liang Lin ,  Yun-Ren Wang ,  Ying-Wei Yen ,  Wen-Yi Teng ,  Chan-Lon Yang

发明人： Chien-Liang Lin ,  Yun-Ren Wang ,  Ying-Wei Yen ,  Wen-Yi Teng ,  Chan-Lon Yang

IPC分类号： H01L21/00 ,  H01L21/20 ,  H01L21/36 ,  H01L21/44 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  H01L21/28 ,  H01L29/49 ,  H01L21/265

CPC分类号： H01L29/4916 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/28035 ,  H01L29/4925

摘要： The method of forming a polysilicon layer is provided. A first polysilicon layer with a first grain size is formed on a substrate. A second polysilicon layer with a second grain size is formed on the first polysilicon layer. The first grain size is smaller than the second grain size. The first polysilicon layer with a smaller grain size can serve as a base for the following deposition, so that the second polysilicon layer formed thereon has a flatter topography, and thus, the surface roughness is reduced and the Rs uniformity within a wafer is improved.

摘要翻译： 提供了形成多晶硅层的方法。 在基板上形成具有第一粒径的第一多晶硅层。 在第一多晶硅层上形成第二晶粒尺寸的第二多晶硅层。 第一粒度小于第二粒度。 具有较小晶粒尺寸的第一多晶硅层可用作随后沉积的基底，使得其上形成的第二多晶硅层具有更平坦的形貌，因此表面粗糙度降低，并且晶片内的Rs均匀性得到改善。

公开(公告)号：US08476169B2

公开(公告)日：2013-07-02

申请号：US13274357

申请日：2011-10-17

申请人： Chan-Lon Yang ,  Ted Ming-Lang Guo ,  Chin-I Liao ,  Chin-Cheng Chien ,  Shu-Yen Chan ,  Chun-Yuan Wu

发明人： Chan-Lon Yang ,  Ted Ming-Lang Guo ,  Chin-I Liao ,  Chin-Cheng Chien ,  Shu-Yen Chan ,  Chun-Yuan Wu

IPC分类号： H01L21/311

CPC分类号： H01L29/7848 ,  H01L21/30608 ,  H01L21/3247 ,  H01L21/823425 ,  H01L29/6656 ,  H01L29/66636

摘要： A method for fabricating a strained channel semiconductor structure includes providing a substrate, forming at least one gate structure on said substrate, performing an etching process to form two recesses in said substrate at opposites sides of said gate structure, the sidewall of said recess being concaved in the direction to said gate structure and forming an included angle with respect to horizontal plane, and performing a pre-bake process to modify the recess such that said included angle between the sidewall of said recess and the horizontal plane is increased.

摘要翻译： 一种制造应变通道半导体结构的方法包括提供衬底，在所述衬底上形成至少一个栅极结构，执行蚀刻工艺以在所述衬底的所述栅极结构的相对侧形成两个凹槽，所述凹槽的侧壁为凹面 在所述栅极结构的方向上并相对于水平面形成夹角，并且执行预烘烤处理以改变凹部，使得所述凹部的侧壁和水平面之间的所述夹角增加。

公开(公告)号：US20130137243A1

公开(公告)日：2013-05-30

申请号：US13308513

申请日：2011-11-30

申请人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

发明人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

IPC分类号： H01L21/20

CPC分类号： H01L29/6656 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7847 ,  H01L29/7848

摘要： First, a substrate with a recess is provided in a semiconductor process. Second, an embedded SiGe layer is formed in the substrate. The embedded SiGe layer includes an epitaxial SiGe material which fills up the recess. Then, a pre-amorphization implant (PAI) procedure is carried out on the embedded SiGe layer to form an amorphous region. Next, a source/drain implanting procedure is carried out on the embedded SiGe layer to form a source doping region and a drain doping region. Later, a source/drain annealing procedure is carried out to form a source and a drain in the substrate. At least one of the pre-amorphization implant procedure and the source/drain implanting procedure is carried out in a cryogenic procedure below −30° C.

摘要翻译： 首先，在半导体工艺中设置具有凹部的基板。 第二，在衬底中形成嵌入的SiGe层。 嵌入的SiGe层包括填充凹槽的外延SiGe材料。 然后，在嵌入的SiGe层上进行预非晶化植入（PAI）工艺以形成非晶区域。 接下来，在嵌入的SiGe层上进行源极/漏极注入工艺以形成源极掺杂区域和漏极掺杂区域。 之后，进行源极/漏极退火处理以在衬底中形成源极和漏极。 前非晶化植入程序和源极/漏极注入程序中的至少一个在低于-30℃的低温过程中进行。

公开(公告)号：US20120313178A1

公开(公告)日：2012-12-13

申请号：US13158479

申请日：2011-06-13

申请人： Po-Jui Liao ,  Tsung-Lung Tsai ,  Chien-Ting Lin ,  Shao-Hua Hsu ,  Yeng-Peng Wang ,  Chun-Hsien Lin ,  Chan-Lon Yang ,  Guang-Yaw Hwang ,  Shin-Chi Chen ,  Hung-Ling Shih ,  Jiunn-Hsiung Liao ,  Chia-Wen Liang

发明人： Po-Jui Liao ,  Tsung-Lung Tsai ,  Chien-Ting Lin ,  Shao-Hua Hsu ,  Yeng-Peng Wang ,  Chun-Hsien Lin ,  Chan-Lon Yang ,  Guang-Yaw Hwang ,  Shin-Chi Chen ,  Hung-Ling Shih ,  Jiunn-Hsiung Liao ,  Chia-Wen Liang

IPC分类号： H01L21/3205 ,  H01L29/78

CPC分类号： H01L29/78 ,  H01L21/823842 ,  H01L21/82385 ,  H01L29/66545

摘要： A method of manufacturing a semiconductor device having metal gate includes providing a substrate having a first transistor and a second transistor formed thereon, the first transistor having a first gate trench formed therein, forming a first work function metal layer in the first gate trench, forming a sacrificial masking layer in the first gate trench, removing a portion of the sacrificial masking layer to expose a portion of the first work function metal layer, removing the exposed first function metal layer to form a U-shaped work function metal layer in the first gate trench, and removing the sacrificial masking layer. The first transistor includes a first conductivity type and the second transistor includes a second conductivity type. The first conductivity type and the second conductivity type are complementary.

摘要翻译： 一种制造具有金属栅极的半导体器件的方法包括：提供具有形成在其上的第一晶体管和第二晶体管的衬底，所述第一晶体管具有形成在其中的第一栅极沟槽，在所述第一栅极沟槽中形成第一功函数金属层， 在第一栅极沟槽中的牺牲掩模层，去除牺牲掩模层的一部分以暴露第一功函数金属层的一部分，去除暴露的第一功能金属层，以在第一栅极沟槽中的第一栅极沟槽中形成U形功函数金属层 栅极沟槽，以及去除牺牲掩模层。 第一晶体管包括第一导电类型，第二晶体管包括第二导电类型。 第一导电类型和第二导电类型是互补的。

公开(公告)号：US20120309171A1

公开(公告)日：2012-12-06

申请号：US13118473

申请日：2011-05-30

申请人： Tsuo-Wen Lu ,  Wen-Yi Teng ,  Yu-Ren Wang ,  Gin-Chen Huang ,  Chien-Liang Lin ,  Shao-Wei Wang ,  Ying-Wei Yen ,  Ya-Chi Cheng ,  Shu-Yen Chan ,  Chan-Lon Yang

发明人： Tsuo-Wen Lu ,  Wen-Yi Teng ,  Yu-Ren Wang ,  Gin-Chen Huang ,  Chien-Liang Lin ,  Shao-Wei Wang ,  Ying-Wei Yen ,  Ya-Chi Cheng ,  Shu-Yen Chan ,  Chan-Lon Yang

IPC分类号： H01L21/20

CPC分类号： H01L29/6656 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

摘要： A method for fabricating semiconductor device is disclosed. The method includes the steps of: providing a substrate, wherein the substrate comprises a gate structure thereon; forming a film stack on the substrate and covering the gate structure, wherein the film stack comprises at least an oxide layer and a nitride layer; removing a portion of the film stack for forming recesses adjacent to two sides of the gate structure and a disposable spacer on the sidewall of the gate structure; and filling the recesses with a material comprising silicon atoms for forming a faceted material layer.

摘要翻译： 公开了半导体器件的制造方法。 该方法包括以下步骤：提供衬底，其中衬底包括其上的栅极结构; 在所述衬底上形成膜叠层并覆盖所述栅极结构，其中所述膜堆叠至少包括氧化物层和氮化物层; 移除所述薄膜叠层的一部分以形成邻近所述栅极结构的两侧的凹槽和所述栅极结构侧壁上的一次性间隔物; 并用包含硅原子的材料填充凹部，以形成刻面材料层。

公开(公告)号：US08058733B2

公开(公告)日：2011-11-15

申请号：US12825515

申请日：2010-06-29

申请人： Chan-Lon Yang

发明人： Chan-Lon Yang

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L21/76897 ,  H01L21/76801 ,  H01L21/76804 ,  H01L23/485 ,  H01L2924/0002 ,  H01L2924/00

摘要： A self-aligned contact includes a lower contact disposed in a dielectric layer of a substrate and an upper contact disposed in the dielectric layer and directly on the lower contact, and electrically connected to the lower contact. The profile of the upper contact and the lower contact is zigzag.

摘要翻译： 自对准触点包括设置在基板的电介质层中的下触点和设置在电介质层中并直接在下触点上的上接触件，并且电连接到下触点。 上触点和下触点的外形为锯齿形。

公开(公告)号：US07112834B1

公开(公告)日：2006-09-26

申请号：US10791657

申请日：2004-03-02

申请人： Benjamin Schwarz ,  Chan-Lon Yang ,  Kiyoko Ikeuchi ,  Peter Keswick ,  Lien Lee

发明人： Benjamin Schwarz ,  Chan-Lon Yang ,  Kiyoko Ikeuchi ,  Peter Keswick ,  Lien Lee

IPC分类号： H01L29/76

CPC分类号： H01L21/31116 ,  H01L21/32137 ,  Y10S438/952

摘要： A method of making a semiconductor structure includes etching an anti-reflective coating layer at a pressure of 10 millitorr or less; etching a nitride layer with a first nitride etch plasma having a first F:C ratio; and etching the nitride layer with a second nitride etch plasma having a second F:C ratio. The first F:C ratio is greater than the second F:C ratio.

摘要翻译： 制造半导体结构的方法包括在10毫托或更低的压力下蚀刻抗反射涂层; 用具有第一F：C比率的第一氮化物蚀刻等离子体蚀刻氮化物层; 并用具有第二F：C比率的第二氮化物蚀刻等离子体蚀刻氮化物层。 第一F：C比大于第二F：C比。