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    Non-Volatile Memory Devices and Methods of Manufacturing the Same
    3.
    发明申请
    Non-Volatile Memory Devices and Methods of Manufacturing the Same 有权
    非易失性存储器件及其制造方法

    公开(公告)号：US20110291175A1

    公开(公告)日：2011-12-01

    申请号：US13092239

    申请日：2011-04-22

    申请人： Jung-Geun Jee ,  Seok-Hoon Kim ,  Su-Jin Shin ,  Woo-Sung Lee ,  Tae-Ouk Kwon

    发明人： Jung-Geun Jee ,  Seok-Hoon Kim ,  Su-Jin Shin ,  Woo-Sung Lee ,  Tae-Ouk Kwon

    IPC分类号： H01L29/788 ,  H01L29/792

    CPC分类号： H01L27/11558 ,  H01L21/2807 ,  H01L21/28273 ,  H01L21/28556 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42336 ,  H01L29/66825 ,  H01L29/7881

    摘要： A non-volatile memory device includes a field region that defines an active region in a semiconductor substrate, a floating gate pattern on the active region, a dielectric layer on the floating gate pattern and a control gate on the dielectric layer. The control gate includes a first conductive pattern that has a first composition that crystallizes in a first temperature range, and a second conductive pattern that has a second composition that is different from the first composition and that crystallizes in a second temperature range that is lower than the first temperature range, the first conductive pattern being between the dielectric layer and the second conductive pattern.

    摘要翻译： 非易失性存储器件包括限定半导体衬底中的有源区域的场区域，有源区域上的浮置栅极图案，浮置栅极图案上的介电层和介电层上的控制栅极。 控制栅极包括具有在第一温度范围内结晶的第一组成的第一导电图案和具有与第一组成不同的第二组成的第二导电图案，并且在低于第一组成的第二温度范围内结晶 第一温度范围，第一导电图案在介电层和第二导电图案之间。

    Gate structures
    6.
    发明授权
    Gate structures 有权
    门结构

    公开(公告)号：US08659069B2

    公开(公告)日：2014-02-25

    申请号：US13340968

    申请日：2011-12-30

    申请人： Jung-Hwan Kim ,  Sung-Ho Heo ,  Jae-Ho Choi ,  Hun-Hyeong Lim ,  Ki-Hyun Hwang ,  Woo-Sung Lee

    发明人： Jung-Hwan Kim ,  Sung-Ho Heo ,  Jae-Ho Choi ,  Hun-Hyeong Lim ,  Ki-Hyun Hwang ,  Woo-Sung Lee

    IPC分类号： H01L29/788

    CPC分类号： H01L21/28273 ,  H01L27/11531

    摘要： A method of forming a gate structure includes forming a tunnel insulation layer pattern on a substrate, forming a floating gate on the tunnel insulation layer pattern, forming a dielectric layer pattern on the floating gate, the dielectric layer pattern including a first oxide layer pattern, a nitride layer pattern on the first oxide layer pattern, and a second oxide layer pattern on the nitride layer pattern, the second oxide layer pattern being formed by performing an anisotropic plasma oxidation process on the nitride layer, such that a first portion of the second oxide layer pattern on a top surface of the floating gate has a larger thickness than a second portion of the second oxide layer pattern on a sidewall of the floating gate, and forming a control gate on the second oxide layer.

    摘要翻译： 形成栅极结构的方法包括在衬底上形成隧道绝缘层图案，在隧道绝缘层图案上形成浮栅，在浮栅上形成电介质层图案，电介质层图案包括第一氧化物层图案， 所述第一氧化物层图案上的氮化物层图案和所述氮化物层图案上的第二氧化物层图案，所述第二氧化物层图案通过在所述氮化物层上进行各向异性等离子体氧化处理而形成，使得所述第二氧化物层图案的第二部分 在浮置栅极的顶表面上的氧化物层图案具有比浮置栅极的侧壁上的第二氧化物层图案的第二部分更大的厚度，并且在第二氧化物层上形成控制栅极。

    Capacitor and method of manufacturing the same
    7.
    发明申请
    Capacitor and method of manufacturing the same 审中-公开
    电容器及其制造方法

    公开(公告)号：US20080054400A1

    公开(公告)日：2008-03-06

    申请号：US11878698

    申请日：2007-07-26

    申请人： Woo-Sung Lee ,  Hong-Bum Park ,  Hyun-Jin Shin ,  Jong-Bom Seo

    发明人： Woo-Sung Lee ,  Hong-Bum Park ,  Hyun-Jin Shin ,  Jong-Bom Seo

    IPC分类号： H01L29/92 ,  H01L21/02

    CPC分类号： H01L28/91 ,  H01L27/10814 ,  H01L27/10852

    摘要： Example embodiments relate to a capacitor including p-type doped silicon germanium and a method of manufacturing the capacitor. The capacitor may include a lower electrode, a dielectric layer, an upper electrode, a barrier layer and a capping layer. The lower electrode may have a cylindrical shape. The dielectric layer may be on the lower electrode. The dielectric layer may have a uniform thickness. The upper electrode may be on the dielectric layer. The upper electrode may have a more uniform thickness. The capping layer may be on the upper electrode. The capping layer may include a silicon germanium layer doped with p-type impurities. The barrier layer may be between the upper electrode and the capping layer to prevent (or reduce) the p-type impurities from infiltrating into the dielectric layer.

    摘要翻译： 示例性实施例涉及包括p型掺杂硅锗的电容器和制造电容器的方法。 电容器可以包括下电极，电介质层，上电极，阻挡层和封盖层。 下部电极可以具有圆筒形状。 电介质层可以在下电极上。 介电层可以具有均匀的厚度。 上电极可以在电介质层上。 上部电极可以具有更均匀的厚度。 覆盖层可以在上电极上。 覆盖层可以包括掺杂有p型杂质的硅锗层。 阻挡层可以在上电极和覆盖层之间，以防止（或减少）p型杂质渗透到电介质层中。

    Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same
    8.
    发明授权
    Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same 有权
    电容器，其形成方法，具有电容器的半导体器件及其制造方法

    公开(公告)号：US07482242B2

    公开(公告)日：2009-01-27

    申请号：US11523514

    申请日：2006-09-20

    申请人： Hong-Bum Park ,  Woo-Sung Lee ,  Nam-Kyu Kim ,  Jung-Hee Chung ,  Jae-Hyoung Choi

    发明人： Hong-Bum Park ,  Woo-Sung Lee ,  Nam-Kyu Kim ,  Jung-Hee Chung ,  Jae-Hyoung Choi

    IPC分类号： H01L21/20

    CPC分类号： H01L28/91 ,  H01L27/10817 ,  H01L27/10852

    摘要： Example embodiments relate to a capacitor, a method of forming the same, a semiconductor device having the capacitor and a method of manufacturing the same. Other example embodiments are directed to a capacitor having an upper electrode structure including a first upper electrode and a second upper electrode, a method of forming the same, a semiconductor device having the capacitor and a method of manufacturing the same. In a method of forming a capacitor, a lower electrode may be formed on a substrate, and then a dielectric layer may be formed on the lower electrode. An upper electrode structure may be formed on the dielectric layer. The upper electrode structure may include a first upper electrode and a second upper electrode. The second upper electrode may include at least two of a silicon layer, a first silicon germanium layer and a second silicon germanium layer doped with p-type impurities. The upper electrode structure may be formed without generating voids between the dielectric layer and the upper electrode structure. The capacitor and the semiconductor device having the upper electrode structure may have improved electrical characteristics.

    摘要翻译： 示例性实施例涉及电容器，其形成方法，具有电容器的半导体器件及其制造方法。 其他示例性实施例涉及具有包括第一上电极和第二上电极的上电极结构的电容器，其形成方法，具有电容器的半导体器件及其制造方法。 在形成电容器的方法中，可以在基板上形成下电极，然后在下电极上形成电介质层。 上电极结构可以形成在电介质层上。 上电极结构可以包括第一上电极和第二上电极。 第二上电极可以包括硅层，第一硅锗层和掺杂有p型杂质的第二硅锗层中的至少两个。 可以形成上电极结构，而不会在电介质层和上电极结构之间产生空隙。 具有上电极结构的电容器和半导体器件可具有改善的电特性。

    Method of trench isolation and method for manufacturing a non-volatile memory device using the same
    9.
    发明授权
    Method of trench isolation and method for manufacturing a non-volatile memory device using the same 有权
    沟槽隔离方法以及使用其的非易失性存储器件的制造方法

    公开(公告)号：US07101803B2

    公开(公告)日：2006-09-05

    申请号：US10784326

    申请日：2004-02-23

    申请人： Sang-Hoon Lee ,  Hun-Hyeoung Leam ,  Seung-Mok Shin ,  Woo-Sung Lee

    发明人： Sang-Hoon Lee ,  Hun-Hyeoung Leam ,  Seung-Mok Shin ,  Woo-Sung Lee

    IPC分类号： H01L21/311

    CPC分类号： H01L21/76224

    摘要： In accordance with a method of trench isolation, a first oxide layer is formed on a semiconductor substrate. A first conductive layer and a nitride layer are successively formed on the first oxide layer. The nitride layer, the first conductive layer and the first oxide layer are etched to form a nitride layer pattern, a first conductive layer pattern and an oxide layer pattern. A portion of the substrate adjacent to the first conductive layer pattern is etched to form a trench in the substrate. The trench is cured under dinitrogen monoxide (N2O) or nitrogen monoxide(NO) atmosphere. A second oxide layer is formed in the trench through an in-situ process.

    摘要翻译： 根据沟槽隔离的方法，在半导体衬底上形成第一氧化物层。 第一导电层和氮化物层依次形成在第一氧化物层上。 蚀刻氮化物层，第一导电层和第一氧化物层，以形成氮化物层图案，第一导电层图案和氧化物层图案。 蚀刻邻近第一导电层图案的衬底的一部分，以在衬底中形成沟槽。 沟槽在一氧化二氮（N 2 O 2 O）或一氧化氮（NO））气氛下固化。 通过原位工艺在沟槽中形成第二氧化物层。