公开(公告)号：US20050127496A1

公开(公告)日：2005-06-16

申请号：US10978619

申请日：2004-11-01

申请人： Ki-hyoun Kwon ,  Kyung-tae Lee ,  Seong-ho Liu ,  Yoon-hae Kim

发明人： Ki-hyoun Kwon ,  Kyung-tae Lee ,  Seong-ho Liu ,  Yoon-hae Kim

IPC分类号： H01L21/60 ,  H01L23/485 ,  H01L23/12 ,  H01L21/4763

CPC分类号： H01L24/05 ,  H01L24/03 ,  H01L2224/05093 ,  H01L2224/05556 ,  H01L2224/05647 ,  H01L2924/00014 ,  H01L2924/01005 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/30105

摘要： A bonding pad in a semiconductor device can include a conductive plug pattern on a conductive layer, where the conductive layer includes a conductive material and a dummy pattern surrounded by the conductive material. Related methods are also disclosed.

摘要翻译： 半导体器件中的焊盘可以包括在导电层上的导电插塞图案，其中导电层包括导电材料和由导电材料包围的虚拟图案。 还公开了相关方法。

公开(公告)号：US20050024979A1

公开(公告)日：2005-02-03

申请号：US10901239

申请日：2004-07-29

申请人： Yoon-hae Kim ,  Kyung-tae Lee ,  Seong-ho Liu

发明人： Yoon-hae Kim ,  Kyung-tae Lee ,  Seong-ho Liu

IPC分类号： H01L21/768 ,  G11C8/02 ,  H01L21/02 ,  H01L21/822 ,  H01L21/8242 ,  H01L27/04

CPC分类号： H01L28/40 ,  H01L28/75

摘要： A method of manufacturing a MIM capacitor and a interconnecting structure using a damascene process. The MIM capacitor and the first interconnecting structure can be formed at equal depths.

摘要翻译： 使用镶嵌工艺制造MIM电容器和互连结构的方法。 MIM电容器和第一互连结构可以以相等的深度形成。

公开(公告)号：US07220652B2

公开(公告)日：2007-05-22

申请号：US10901239

申请日：2004-07-29

申请人： Yoon-hae Kim ,  Kyung-tae Lee ,  Seong-ho Liu

发明人： Yoon-hae Kim ,  Kyung-tae Lee ,  Seong-ho Liu

IPC分类号： H01L21/20

CPC分类号： H01L28/40 ,  H01L28/75

摘要： A method of manufacturing a MIM capacitor and a interconnecting structure using a damascene process. The MIM capacitor and the first interconnecting structure can be formed at equal depths.

摘要翻译： 使用镶嵌工艺制造MIM电容器和互连结构的方法。 MIM电容器和第一互连结构可以以相等的深度形成。

公开(公告)号：US06498092B2

公开(公告)日：2002-12-24

申请号：US09780830

申请日：2001-02-09

申请人： Kyung-tae Lee ,  Seong-ho Liu

发明人： Kyung-tae Lee ,  Seong-ho Liu

IPC分类号： H01L214763

CPC分类号： H01L21/7681 ,  H01L21/76807 ,  H01L23/5222 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device having a dual damascene line structure and a method for fabricating the same are disclosed. The semiconductor device and the method solve the conventional problem of a partially, or fully, closed contact hole, and restrain increase in the parasitic capacitance in an interlayer insulation layer due to an increase in the dielectric constant thereof through the use of an etching stopper layer. To achieve this, a first interlayer insulation layer is formed on a semiconductor substrate on which a first conductive pattern is formed. Next, the etching stopper pattern having an etching selection ratio with respect to the first interlayer insulation layer is partially formed in a particular area. Thereafter, a second interlayer insulation layer and a second conductive layer made of copper are formed.

摘要翻译： 公开了一种具有双镶嵌线结构的半导体器件及其制造方法。 半导体器件和方法解决了部分或完全闭合的接触孔的常规问题，并且通过使用蚀刻停止层，由于其介电常数的增加而抑制了层间绝缘层中的寄生电容的增加 。 为了实现这一点，在其上形成有第一导电图案的半导体衬底上形成第一层间绝缘层。 接下来，相对于第一层间绝缘层具有蚀刻选择比的蚀刻停止图案部分地形成在特定区域中。 此后，形成第二层间绝缘层和由铜制成的第二导电层。

公开(公告)号：US06746951B2

公开(公告)日：2004-06-08

申请号：US09906303

申请日：2001-07-16

申请人： Seong-ho Liu ,  Kyung-tae Lee

发明人： Seong-ho Liu ,  Kyung-tae Lee

IPC分类号： H01L214763

CPC分类号： H01L24/05 ,  H01L21/7684 ,  H01L23/4827 ,  H01L24/03 ,  H01L2224/05006 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05556 ,  H01L2224/05571 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05666 ,  H01L2224/05679 ,  H01L2224/05681 ,  H01L2224/05684 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/01041 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/30105 ,  H01L2224/05552

摘要： A bond pad of a semiconductor device capable of restraining dishing and having improved conductivity by a damascene technique using a copper pattern, includes first and second copper patterns of irregular lattice models, first and second dielectric layer patterns to connect the first and second copper patterns in the vertical direction, a line connection structure horizontally connecting the first and second copper patterns, and a conductivity improving layer formed on the first and second copper patterns. Dishing generated in planarizing the first and second copper patterns by a damascene technique can be restrained due to the first and second copper patterns of the lattice models. Also, the conductivity property of the bond pad can be improved by connecting the first and second copper patterns horizontally and in the vertical direction and further forming the conductivity improving layer on the first and second copper patterns.

摘要翻译： 能够通过使用铜图案的镶嵌技术来抑制凹陷并具有改善的导电性的半导体器件的接合焊盘包括不规则晶格模型的第一和第二铜图案，用于连接第一和第二铜图案的第一和第二电介质层图案 垂直方向，水平连接第一和第二铜图案的线连接结构，以及形成在第一和第二铜图案上的导电率改善层。 由于晶格模型的第一和第二铜图案，可以通过镶嵌技术对第一和第二铜图案进行平坦化产生的抛光进行限制。 此外，可以通过在第一和第二铜图案上水平和垂直方向上连接第一和第二铜图案并进一步形成导电率改进层来提高接合焊盘的导电性。