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    Hybrid transistor
    1.
    发明授权
    Hybrid transistor 有权
    混合晶体管

    公开(公告)号：US08288800B2

    公开(公告)日：2012-10-16

    申请号：US12651487

    申请日：2010-01-04

    申请人： Ming Zhu ,  Chun Shan Yin ,  Elgin Quek ,  Shyue Seng Tan

    发明人： Ming Zhu ,  Chun Shan Yin ,  Elgin Quek ,  Shyue Seng Tan

    IPC分类号： H01L29/66

    CPC分类号： H01L29/7885 ,  H01L21/28273 ,  H01L29/66795 ,  H01L29/66825 ,  H01L29/785

    摘要： A method of forming a device is disclosed. The method includes providing a substrate having an active area. A gate is formed on the substrate. First and second current paths through the gate are formed. The first current path serves a first purpose and the second current path serves a second purpose. The gate controls selection of the current paths.

    摘要翻译： 公开了一种形成装置的方法。 该方法包括提供具有活性区域的基底。 在基板上形成栅极。 形成通过栅极的第一和第二电流路径。 第一电流通路用于第一目的，第二电流通路用于第二目的。 门控制当前路径的选择。

    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
    2.
    发明授权
    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current 有权
    制造具有高驱动电流的硅隧道场效应晶体管（TFET）的方法

    公开(公告)号：US08368127B2

    公开(公告)日：2013-02-05

    申请号：US12587511

    申请日：2009-10-08

    申请人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    发明人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    IPC分类号： H01L29/76

    CPC分类号： H01L21/26586 ,  B82Y10/00 ,  H01L29/0895 ,  H01L29/7391 ,  H01L29/7606 ,  H01L29/7613

    摘要： A method (and semiconductor device) of fabricating a TFET device provides a source region having at least a portion thereof positioned underneath a gate dielectric. In one embodiment, the TFET includes an N+ drain region and a P+ source region in a silicon substrate, where the N+ drain region is silicon and the P+ source region is silicon germanium (SiGe). The source region includes a first region of a first type (e.g., P+ SiGe) and a second region of a second type (undoped SiGe), where at least a portion of the source region is positioned below the gate dielectric. This structure decreases the tunneling barrier width and increases drive current (Id).

    摘要翻译： 制造TFET器件的方法（和半导体器件）提供了一个源极区，其源极区至少有一部分位于栅极电介质的下面。 在一个实施例中，TFET在硅衬底中包括N +漏极区域和P +源极区域，其中N +漏极区域是硅并且P +源极区域是硅锗（SiGe）。 源区包括第一类型的第一区域（例如，P + SiGe）和第二类型（未掺杂的SiGe）的第二区域，其中源极区域的至少一部分位于栅极电介质的下方。 该结构降低了隧道势垒宽度并增加了驱动电流（Id）。

    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
    3.
    发明申请
    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current 有权
    制造具有高驱动电流的硅隧道场效应晶体管（TFET）的方法

    公开(公告)号：US20110084319A1

    公开(公告)日：2011-04-14

    申请号：US12587511

    申请日：2009-10-08

    申请人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    发明人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L21/26586 ,  B82Y10/00 ,  H01L29/0895 ,  H01L29/7391 ,  H01L29/7606 ,  H01L29/7613

    摘要： A method (and semiconductor device) of fabricating a TFET device provides a source region having at least a portion thereof positioned underneath a gate dielectric. In one embodiment, the TFET includes an N+ drain region and a P+ source region in a silicon substrate, where the N+ drain region is silicon and the P+ source region is silicon germanium (SiGe). The source region includes a first region of a first type (e.g., P+ SiGe) and a second region of a second type (undoped SiGe), where at least a portion of the source region is positioned below the gate dielectric. This structure decreases the tunneling barrier width and increases drive current (Id).

    摘要翻译： 制造TFET器件的方法（和半导体器件）提供了一个源极区，其源极区至少有一部分位于栅极电介质的下面。 在一个实施例中，TFET在硅衬底中包括N +漏极区域和P +源极区域，其中N +漏极区域是硅并且P +源极区域是硅锗（SiGe）。 源区包括第一类型的第一区域（例如，P + SiGe）和第二类型（未掺杂的SiGe）的第二区域，其中源极区域的至少一部分位于栅极电介质的下方。 该结构降低了隧道势垒宽度并增加了驱动电流（Id）。

    NOVEL RRAM STRUCTURE AT STI WITH SI-BASED SELECTOR
    5.
    发明申请
    NOVEL RRAM STRUCTURE AT STI WITH SI-BASED SELECTOR 有权
    基于SI的选择器的STI新型RRAM结构

    公开(公告)号：US20140070159A1

    公开(公告)日：2014-03-13

    申请号：US13611817

    申请日：2012-09-12

    申请人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    发明人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    IPC分类号： H01L21/02 ,  H01L45/00

    CPC分类号： H01L27/2436 ,  H01L27/2445 ,  H01L45/08 ,  H01L45/124 ,  H01L45/146 ,  H01L45/1683

    摘要： An RRAM at an STI region is disclosed with a vertical BJT selector. Embodiments include defining an STI region in a substrate, implanting dopants in the substrate to form a well of a first polarity around and below an STI region bottom portion, a band of a second polarity over the well on opposite sides of the STI region, and an active area of the first polarity over each band of second polarity at the surface of the substrate, forming a hardmask on the active areas, removing an STI region top portion to form a cavity, forming an RRAM liner on cavity side and bottom surfaces, forming a top electrode in the cavity, removing a portion of the hardmask to form spacers on opposite sides of the cavity, and implanting a dopant of the second polarity in a portion of each active area remote from the cavity.

    摘要翻译： 公开了一种STI区域的RRAM，其具有垂直BJT选择器。 实施例包括在衬底中限定STI区域，在衬底中注入掺杂剂以在STI区域底部周围和下方形成第一极性的阱，在STI区域的相对侧上的阱上具有第二极性的带，以及 在基板的表面上的第二极性的每个带的第一极性的有源区域，在有源区上形成硬掩模，去除STI区域顶部以形成空腔，在腔侧和底表面上形成RRAM衬垫， 在空腔中形成顶部电极，去除硬掩模的一部分以在空腔的相对侧上形成间隔物，以及将第二极性的掺杂剂注入远离空腔的每个有效区域的一部分。

    Strain-direct-on-insulator (SDOI) substrate and method of forming
    6.
    发明授权
    Strain-direct-on-insulator (SDOI) substrate and method of forming 有权
    绝缘体绝缘体（SDOI）基板及其成型方法

    公开(公告)号：US07998835B2

    公开(公告)日：2011-08-16

    申请号：US12008841

    申请日：2008-01-15

    申请人： Lee Wee Teo ,  Chung Foong Tan ,  Shyue Seng Tan ,  Elgin Quek

    发明人： Lee Wee Teo ,  Chung Foong Tan ,  Shyue Seng Tan ,  Elgin Quek

    IPC分类号： H01L21/30 ,  H01L21/46

    CPC分类号： H01L29/165 ,  H01L21/76254 ,  H01L29/1054 ,  Y10S438/933

    摘要： Methods (and semiconductor substrates produced therefrom) of fabricating (n−1) SDOI substrates using n wafers is described. A donor substrate (e.g., silicon) includes a buffer layer (e.g., SiGe) and a plurality of multi-layer stacks formed thereon having alternating stress (e.g., relaxed SiGe) and strain (e.g., silicon) layers. An insulator is disposed adjacent an outermost strained silicon layer. The outermost strained silicon layer and underlying relaxed SiGe layer is transferred to a handle substrate by conventional or known bonding and separation methods. The handle substrate is processed to remove the relaxed SiGe layer thereby producing an SDOI substrate for further use. The remaining donor substrate is processed to remove one or more layers to expose another strained silicon layer. Various processing steps are repeated to produce another SDOI substrate as well as a remaining donor substrate, and the steps may be repeated to produce n−1 SDOI substrates.

    摘要翻译： 描述了使用n个晶片制造（n-1）个SDOI衬底的方法（以及由此制备的半导体衬底）。 施主衬底（例如，硅）包括缓冲层（例如，SiGe）和形成在其上的多个交替应力（例如，弛豫SiGe）和应变（例如硅）层的多层叠层。 绝缘体邻近最外层应变硅层设置。 最外层的应变硅层和下面的松弛的SiGe层通过常规或已知的粘结和分离方法转移到处理衬底。 处理手柄基板以去除松弛的SiGe层，从而产生用于进一步使用的SDOI基板。 处理剩余的施主衬底以除去一层或多层以暴露另一应变硅层。 重复各种处理步骤以产生另一个SDOI衬底以及剩余的施主衬底，并且可以重复该步骤以产生n-1个SDOI衬底。

    Compact charge trap multi-time programmable memory
    7.
    发明授权
    Compact charge trap multi-time programmable memory 有权
    紧凑型电荷阱多次可编程存储器

    公开(公告)号：US09054209B2

    公开(公告)日：2015-06-09

    申请号：US13587072

    申请日：2012-08-16

    申请人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

    发明人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

    IPC分类号： H01L29/792 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66

    CPC分类号： H01L29/792 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/66833

    摘要： A method for enabling fabrication of memory devices requiring no or minimal additional mask for fabrication having a low cost, a small footprint, and multiple-time programming capability is disclosed. Embodiments include: forming a gate stack on a substrate; forming a source extension region in the substrate on one side of the gate stack, wherein no drain extension region is formed on the other side of the gate stack; forming a tunnel oxide liner on side surfaces of the gate stack and on the substrate on each side of the gate stack; forming a charge-trapping spacer on each tunnel oxide liner; and forming a source in the substrate on the one side of the gate stack and a drain in the substrate on the other side of the gate stack.

    摘要翻译： 公开了一种能够制造不需要或最小的用于具有低成本，小占地面积和多次编程能力的制造的附加掩模的存储器件的方法。 实施例包括：在基板上形成栅叠层; 在所述栅极堆叠的一侧上的所述衬底中形成源极延伸区域，其中在所述栅极叠层的另一侧上不形成漏极延伸区域; 在所述栅极堆叠的侧表面和所述栅极叠层的每一侧的所述衬底上形成隧道氧化物衬垫; 在每个隧道氧化物衬垫上形成电荷捕获间隔物; 以及在所述栅极堆叠的一侧上的所述衬底中形成源极以及在所述栅极叠层的另一侧上的所述衬底中的漏极。

    Integration of memory, high voltage and logic devices
    9.
    发明授权
    Integration of memory, high voltage and logic devices 有权
    内存，高电压和逻辑器件的集成

    公开(公告)号：US08957470B2

    公开(公告)日：2015-02-17

    申请号：US13526550

    申请日：2012-06-19

    申请人： Yan Zhe Tang ,  Shyue Seng Tan ,  Ying Keung Leung ,  Elgin Quek

    发明人： Yan Zhe Tang ,  Shyue Seng Tan ,  Ying Keung Leung ,  Elgin Quek

    IPC分类号： H01L29/788

    CPC分类号： H01L21/82385 ,  H01L21/76224 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0928 ,  H01L27/11546

    摘要： A device and methods for forming a device are disclosed. The device includes a substrate having first, second and third regions. The first region includes a memory cell region, the second region includes a peripheral circuit region and the third region includes a logic region. A memory cell which includes a memory transistor having a first stack height (TSM) is disposed in the first region. A high voltage (HV) transistor having a second stack height (TSHV) is disposed in the second region and a logic transistor having a third stack height (TSL) is disposed in the third region. The first, second and third stack heights are substantially the same across the substrate.

    摘要翻译： 公开了一种用于形成装置的装置和方法。 该装置包括具有第一，第二和第三区域的基板。 第一区域包括存储单元区域，第二区域包括外围电路区域，第三区域包括逻辑区域。 包括具有第一堆叠高度（TSM）的存储晶体管的存储单元设置在第一区域中。 具有第二叠层高度（TSHV）的高压（HV）晶体管设置在第二区域中，并且具有第三叠层高度（TSL）的逻辑晶体管设置在第三区域中。 第一，第二和第三堆叠高度在基板上基本相同。