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    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
    1.
    发明授权
    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current 有权
    制造具有高驱动电流的硅隧道场效应晶体管（TFET）的方法

    公开(公告)号：US08368127B2

    公开(公告)日：2013-02-05

    申请号：US12587511

    申请日：2009-10-08

    申请人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    发明人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    IPC分类号： H01L29/76

    CPC分类号： H01L21/26586 ,  B82Y10/00 ,  H01L29/0895 ,  H01L29/7391 ,  H01L29/7606 ,  H01L29/7613

    摘要： A method (and semiconductor device) of fabricating a TFET device provides a source region having at least a portion thereof positioned underneath a gate dielectric. In one embodiment, the TFET includes an N+ drain region and a P+ source region in a silicon substrate, where the N+ drain region is silicon and the P+ source region is silicon germanium (SiGe). The source region includes a first region of a first type (e.g., P+ SiGe) and a second region of a second type (undoped SiGe), where at least a portion of the source region is positioned below the gate dielectric. This structure decreases the tunneling barrier width and increases drive current (Id).

    摘要翻译： 制造TFET器件的方法（和半导体器件）提供了一个源极区，其源极区至少有一部分位于栅极电介质的下面。 在一个实施例中，TFET在硅衬底中包括N +漏极区域和P +源极区域，其中N +漏极区域是硅并且P +源极区域是硅锗（SiGe）。 源区包括第一类型的第一区域（例如，P + SiGe）和第二类型（未掺杂的SiGe）的第二区域，其中源极区域的至少一部分位于栅极电介质的下方。 该结构降低了隧道势垒宽度并增加了驱动电流（Id）。

    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
    2.
    发明申请
    Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current 有权
    制造具有高驱动电流的硅隧道场效应晶体管（TFET）的方法

    公开(公告)号：US20110084319A1

    公开(公告)日：2011-04-14

    申请号：US12587511

    申请日：2009-10-08

    申请人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    发明人： Ming Zhu ,  Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L21/26586 ,  B82Y10/00 ,  H01L29/0895 ,  H01L29/7391 ,  H01L29/7606 ,  H01L29/7613

    摘要： A method (and semiconductor device) of fabricating a TFET device provides a source region having at least a portion thereof positioned underneath a gate dielectric. In one embodiment, the TFET includes an N+ drain region and a P+ source region in a silicon substrate, where the N+ drain region is silicon and the P+ source region is silicon germanium (SiGe). The source region includes a first region of a first type (e.g., P+ SiGe) and a second region of a second type (undoped SiGe), where at least a portion of the source region is positioned below the gate dielectric. This structure decreases the tunneling barrier width and increases drive current (Id).

    摘要翻译： 制造TFET器件的方法（和半导体器件）提供了一个源极区，其源极区至少有一部分位于栅极电介质的下面。 在一个实施例中，TFET在硅衬底中包括N +漏极区域和P +源极区域，其中N +漏极区域是硅并且P +源极区域是硅锗（SiGe）。 源区包括第一类型的第一区域（例如，P + SiGe）和第二类型（未掺杂的SiGe）的第二区域，其中源极区域的至少一部分位于栅极电介质的下方。 该结构降低了隧道势垒宽度并增加了驱动电流（Id）。

    NOVEL RRAM STRUCTURE AT STI WITH SI-BASED SELECTOR
    4.
    发明申请
    NOVEL RRAM STRUCTURE AT STI WITH SI-BASED SELECTOR 有权
    基于SI的选择器的STI新型RRAM结构

    公开(公告)号：US20140070159A1

    公开(公告)日：2014-03-13

    申请号：US13611817

    申请日：2012-09-12

    申请人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    发明人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    IPC分类号： H01L21/02 ,  H01L45/00

    CPC分类号： H01L27/2436 ,  H01L27/2445 ,  H01L45/08 ,  H01L45/124 ,  H01L45/146 ,  H01L45/1683

    摘要： An RRAM at an STI region is disclosed with a vertical BJT selector. Embodiments include defining an STI region in a substrate, implanting dopants in the substrate to form a well of a first polarity around and below an STI region bottom portion, a band of a second polarity over the well on opposite sides of the STI region, and an active area of the first polarity over each band of second polarity at the surface of the substrate, forming a hardmask on the active areas, removing an STI region top portion to form a cavity, forming an RRAM liner on cavity side and bottom surfaces, forming a top electrode in the cavity, removing a portion of the hardmask to form spacers on opposite sides of the cavity, and implanting a dopant of the second polarity in a portion of each active area remote from the cavity.

    摘要翻译： 公开了一种STI区域的RRAM，其具有垂直BJT选择器。 实施例包括在衬底中限定STI区域，在衬底中注入掺杂剂以在STI区域底部周围和下方形成第一极性的阱，在STI区域的相对侧上的阱上具有第二极性的带，以及 在基板的表面上的第二极性的每个带的第一极性的有源区域，在有源区上形成硬掩模，去除STI区域顶部以形成空腔，在腔侧和底表面上形成RRAM衬垫， 在空腔中形成顶部电极，去除硬掩模的一部分以在空腔的相对侧上形成间隔物，以及将第二极性的掺杂剂注入远离空腔的每个有效区域的一部分。

    Three dimensional RRAM device, and methods of making same
    5.
    发明授权
    Three dimensional RRAM device, and methods of making same 有权
    三维RRAM设备及其制作方法

    公开(公告)号：US09276041B2

    公开(公告)日：2016-03-01

    申请号：US13423793

    申请日：2012-03-19

    申请人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

    发明人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

    IPC分类号： H01L47/00 ,  H01L27/24 ,  H01L45/00

    CPC分类号： H01L27/2409 ,  H01L27/2445 ,  H01L27/249 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1675

    摘要： Disclosed herein are various embodiments of novel three dimensional RRAM devices, and various methods of making such devices. In one example, a device disclosed herein includes a first electrode for a first bit line comprising a variable resistance material, a second electrode for a second bit line comprising a variable resistance material and a third electrode positioned between the variable resistance material of the first bit line and the variable resistance material of the second bit line.

    摘要翻译： 本文公开了新型三维RRAM设备的各种实施例以及制造这些设备的各种方法。 在一个示例中，本文公开的装置包括用于第一位线的第一电极，其包括可变电阻材料，用于第二位线的第二电极，包括可变电阻材料和位于第一位的可变电阻材料之间的第三电极 线和第二位线的可变电阻材料。

    Floating body cell
    7.
    发明授权
    Floating body cell 有权
    浮体细胞

    公开(公告)号：US09252270B2

    公开(公告)日：2016-02-02

    申请号：US13713393

    申请日：2012-12-13

    申请人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    发明人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

    IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/78 ,  H01L29/786 ,  H01L29/66

    CPC分类号： H01L29/7841 ,  H01L29/66545 ,  H01L29/78654

    摘要： Methods of forming a floating body cell (FBC) with faster programming and lower refresh rate and the resulting devices are disclosed. Embodiments include forming a silicon on insulator (SOI) layer on a substrate; forming a band-engineered layer surrounding and/or on the SOI layer; forming a source region and a drain region with at least one of the source region and the drain region being on the band-engineered layer; and forming a gate on the SOI layer, between the source and drain regions.

    摘要翻译： 公开了具有更快编程和更低刷新率的浮体单元（FBC）的形成方法以及所得到的器件。 实施例包括在基板上形成绝缘体上硅（SOI）层; 形成围绕和/或在SOI层上的带工程层; 形成源极区域和漏极区域，所述源极区域和漏极区域中的至少一个在所述带状工程化层上; 以及在SOI层上，在源区和漏区之间形成栅极。

    Fin-type memory
    8.
    发明授权
    Fin-type memory 有权
    鳍型记忆

    公开(公告)号：US08895402B2

    公开(公告)日：2014-11-25

    申请号：US13602310

    申请日：2012-09-03

    申请人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

    发明人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

    IPC分类号： H01L21/20

    CPC分类号： H01L45/1233 ,  H01L45/04 ,  H01L45/06 ,  H01L45/126 ,  H01L45/141 ,  H01L45/144 ,  H01L45/146 ,  H01L45/1675 ,  H01L45/1691

    摘要： Memory devices and methods for forming a device are disclosed. A substrate prepared with a lower electrode level with bottom electrodes is provided. Fin stack layers are formed on the lower electrode level. Spacers are formed on top of the fin stack layers. The spacers have a width which is less than a lithographic resolution. The fin stack layers are patterned using the spacers as a mask to form fin stacks. The fin stacks contact the bottom electrodes. An interlevel dielectric (ILD) layer is formed on the substrate. The ILD layer fills spaces around the fin stacks. An upper electrode level is formed on the ILD layer. The upper electrode level has top electrodes in contact with the fin stacks. The electrodes and fin stacks form fin-type memory cells.

    摘要翻译： 公开了用于形成装置的存储装置和方法。 提供了制备具有与底部电极的较低电极电平的衬底。 鳍状堆叠层形成在下部电极层上。 垫片形成在翅片堆叠层的顶部。 间隔物的宽度小于光刻分辨率。 使用间隔件作为掩模来对翅片堆叠层进行图案化以形成翅片堆叠。 鳍片堆叠接触底部电极。 在衬底上形成层间电介质（ILD）层。 ILD层填充散热片堆叠周围的空间。 在ILD层上形成上电极层。 上电极电平具有与散热片堆叠接触的顶部电极。 电极和散热片堆叠形成鳍式存储单元。

    Compact charge trap multi-time programmable memory
    9.
    发明授权
    Compact charge trap multi-time programmable memory 有权
    紧凑型电荷阱多次可编程存储器

    公开(公告)号：US09054209B2

    公开(公告)日：2015-06-09

    申请号：US13587072

    申请日：2012-08-16

    申请人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

    发明人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

    IPC分类号： H01L29/792 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66

    CPC分类号： H01L29/792 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/66833

    摘要： A method for enabling fabrication of memory devices requiring no or minimal additional mask for fabrication having a low cost, a small footprint, and multiple-time programming capability is disclosed. Embodiments include: forming a gate stack on a substrate; forming a source extension region in the substrate on one side of the gate stack, wherein no drain extension region is formed on the other side of the gate stack; forming a tunnel oxide liner on side surfaces of the gate stack and on the substrate on each side of the gate stack; forming a charge-trapping spacer on each tunnel oxide liner; and forming a source in the substrate on the one side of the gate stack and a drain in the substrate on the other side of the gate stack.

    摘要翻译： 公开了一种能够制造不需要或最小的用于具有低成本，小占地面积和多次编程能力的制造的附加掩模的存储器件的方法。 实施例包括：在基板上形成栅叠层; 在所述栅极堆叠的一侧上的所述衬底中形成源极延伸区域，其中在所述栅极叠层的另一侧上不形成漏极延伸区域; 在所述栅极堆叠的侧表面和所述栅极叠层的每一侧的所述衬底上形成隧道氧化物衬垫; 在每个隧道氧化物衬垫上形成电荷捕获间隔物; 以及在所述栅极堆叠的一侧上的所述衬底中形成源极以及在所述栅极叠层的另一侧上的所述衬底中的漏极。