公开(公告)号：US09054209B2

公开(公告)日：2015-06-09

申请号：US13587072

申请日：2012-08-16

申请人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

发明人： Eng Huat Toh ,  Khee Yong Lim ,  Shyue Seng Tan ,  Elgin Quek

IPC分类号： H01L29/792 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66

CPC分类号： H01L29/792 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/66833

摘要： A method for enabling fabrication of memory devices requiring no or minimal additional mask for fabrication having a low cost, a small footprint, and multiple-time programming capability is disclosed. Embodiments include: forming a gate stack on a substrate; forming a source extension region in the substrate on one side of the gate stack, wherein no drain extension region is formed on the other side of the gate stack; forming a tunnel oxide liner on side surfaces of the gate stack and on the substrate on each side of the gate stack; forming a charge-trapping spacer on each tunnel oxide liner; and forming a source in the substrate on the one side of the gate stack and a drain in the substrate on the other side of the gate stack.

摘要翻译： 公开了一种能够制造不需要或最小的用于具有低成本，小占地面积和多次编程能力的制造的附加掩模的存储器件的方法。 实施例包括：在基板上形成栅叠层; 在所述栅极堆叠的一侧上的所述衬底中形成源极延伸区域，其中在所述栅极叠层的另一侧上不形成漏极延伸区域; 在所述栅极堆叠的侧表面和所述栅极叠层的每一侧的所述衬底上形成隧道氧化物衬垫; 在每个隧道氧化物衬垫上形成电荷捕获间隔物; 以及在所述栅极堆叠的一侧上的所述衬底中形成源极以及在所述栅极叠层的另一侧上的所述衬底中的漏极。

公开(公告)号：US08946806B2

公开(公告)日：2015-02-03

申请号：US13189554

申请日：2011-07-24

申请人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek ,  Yanzhe Tang

发明人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek ,  Yanzhe Tang

IPC分类号： H01L29/788 ,  H01L21/336 ,  G11C16/04 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66 ,  H01L27/115

CPC分类号： H01L27/11568 ,  G11C16/04 ,  G11C16/0475 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11573 ,  H01L29/42324 ,  H01L29/42328 ,  H01L29/42344 ,  H01L29/66825 ,  H01L29/7883

摘要： A device having a substrate prepared with a memory cell region having a memory cell is disclosed. The memory cell includes an access transistor and a storage transistor. The access transistor includes first and second source/drain (S/D) regions and the storage transistor includes first and second storage S/D regions. The access and storage transistors are coupled in series and the second S/D regions being a common S/D region. An erase gate is disposed over the common S/D region. A program gate is disposed over the first storage S/D region. Such an arrangement of the memory cell decouples a program channel and an erase channel.

摘要翻译： 公开了一种具有由具有存储单元的存储单元区制备的衬底的器件。 存储单元包括存取晶体管和存储晶体管。 存取晶体管包括第一和第二源极/漏极（S / D）区域，并且存储晶体管包括第一和第二存储S / D区域。 访问和存储晶体管串联耦合，第二S / D区域是公共S / D区域。 擦除栅极设置在公共S / D区域上。 在第一存储S / D区域上设置有编程门。 存储器单元的这种布置使程序通道和擦除通道分离。

公开(公告)号：US20140070159A1

公开(公告)日：2014-03-13

申请号：US13611817

申请日：2012-09-12

申请人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

发明人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

IPC分类号： H01L21/02 ,  H01L45/00

CPC分类号： H01L27/2436 ,  H01L27/2445 ,  H01L45/08 ,  H01L45/124 ,  H01L45/146 ,  H01L45/1683

摘要： An RRAM at an STI region is disclosed with a vertical BJT selector. Embodiments include defining an STI region in a substrate, implanting dopants in the substrate to form a well of a first polarity around and below an STI region bottom portion, a band of a second polarity over the well on opposite sides of the STI region, and an active area of the first polarity over each band of second polarity at the surface of the substrate, forming a hardmask on the active areas, removing an STI region top portion to form a cavity, forming an RRAM liner on cavity side and bottom surfaces, forming a top electrode in the cavity, removing a portion of the hardmask to form spacers on opposite sides of the cavity, and implanting a dopant of the second polarity in a portion of each active area remote from the cavity.

摘要翻译： 公开了一种STI区域的RRAM，其具有垂直BJT选择器。 实施例包括在衬底中限定STI区域，在衬底中注入掺杂剂以在STI区域底部周围和下方形成第一极性的阱，在STI区域的相对侧上的阱上具有第二极性的带，以及 在基板的表面上的第二极性的每个带的第一极性的有源区域，在有源区上形成硬掩模，去除STI区域顶部以形成空腔，在腔侧和底表面上形成RRAM衬垫， 在空腔中形成顶部电极，去除硬掩模的一部分以在空腔的相对侧上形成间隔物，以及将第二极性的掺杂剂注入远离空腔的每个有效区域的一部分。

公开(公告)号：US09276041B2

公开(公告)日：2016-03-01

申请号：US13423793

申请日：2012-03-19

申请人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

发明人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

IPC分类号： H01L47/00 ,  H01L27/24 ,  H01L45/00

CPC分类号： H01L27/2409 ,  H01L27/2445 ,  H01L27/249 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1675

摘要： Disclosed herein are various embodiments of novel three dimensional RRAM devices, and various methods of making such devices. In one example, a device disclosed herein includes a first electrode for a first bit line comprising a variable resistance material, a second electrode for a second bit line comprising a variable resistance material and a third electrode positioned between the variable resistance material of the first bit line and the variable resistance material of the second bit line.

摘要翻译： 本文公开了新型三维RRAM设备的各种实施例以及制造这些设备的各种方法。 在一个示例中，本文公开的装置包括用于第一位线的第一电极，其包括可变电阻材料，用于第二位线的第二电极，包括可变电阻材料和位于第一位的可变电阻材料之间的第三电极 线和第二位线的可变电阻材料。

公开(公告)号：US09263132B2

公开(公告)日：2016-02-16

申请号：US13206780

申请日：2011-08-10

申请人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

发明人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

IPC分类号： H01L21/336 ,  G11C16/04 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66 ,  H01L29/788 ,  H01L27/115

CPC分类号： H01L27/11521 ,  G11C16/0408 ,  G11C16/0425 ,  G11C16/14 ,  G11C16/26 ,  H01L21/28273 ,  H01L29/42328 ,  H01L29/66795 ,  H01L29/66825 ,  H01L29/7851 ,  H01L29/7881

摘要： A split gate memory cell is fabricated with a fin structure between a memory gate stack and a select gate. Embodiments include a first channel region under the memory gate stack and a second channel region under the select gate.

摘要翻译： 在存储器栅极堆叠和选择栅极之间制造具有鳍结构的分离栅极存储器单元。 实施例包括存储器栅极堆叠下方的第一沟道区域和选择栅极下方的第二沟道区域。

公开(公告)号：US09252270B2

公开(公告)日：2016-02-02

申请号：US13713393

申请日：2012-12-13

申请人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

发明人： Shyue Seng Tan ,  Eng Huat Toh ,  Elgin Quek

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/78 ,  H01L29/786 ,  H01L29/66

CPC分类号： H01L29/7841 ,  H01L29/66545 ,  H01L29/78654

摘要： Methods of forming a floating body cell (FBC) with faster programming and lower refresh rate and the resulting devices are disclosed. Embodiments include forming a silicon on insulator (SOI) layer on a substrate; forming a band-engineered layer surrounding and/or on the SOI layer; forming a source region and a drain region with at least one of the source region and the drain region being on the band-engineered layer; and forming a gate on the SOI layer, between the source and drain regions.

摘要翻译： 公开了具有更快编程和更低刷新率的浮体单元（FBC）的形成方法以及所得到的器件。 实施例包括在基板上形成绝缘体上硅（SOI）层; 形成围绕和/或在SOI层上的带工程层; 形成源极区域和漏极区域，所述源极区域和漏极区域中的至少一个在所述带状工程化层上; 以及在SOI层上，在源区和漏区之间形成栅极。

公开(公告)号：US08895402B2

公开(公告)日：2014-11-25

申请号：US13602310

申请日：2012-09-03

申请人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

发明人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

IPC分类号： H01L21/20

CPC分类号： H01L45/1233 ,  H01L45/04 ,  H01L45/06 ,  H01L45/126 ,  H01L45/141 ,  H01L45/144 ,  H01L45/146 ,  H01L45/1675 ,  H01L45/1691

摘要： Memory devices and methods for forming a device are disclosed. A substrate prepared with a lower electrode level with bottom electrodes is provided. Fin stack layers are formed on the lower electrode level. Spacers are formed on top of the fin stack layers. The spacers have a width which is less than a lithographic resolution. The fin stack layers are patterned using the spacers as a mask to form fin stacks. The fin stacks contact the bottom electrodes. An interlevel dielectric (ILD) layer is formed on the substrate. The ILD layer fills spaces around the fin stacks. An upper electrode level is formed on the ILD layer. The upper electrode level has top electrodes in contact with the fin stacks. The electrodes and fin stacks form fin-type memory cells.

摘要翻译： 公开了用于形成装置的存储装置和方法。 提供了制备具有与底部电极的较低电极电平的衬底。 鳍状堆叠层形成在下部电极层上。 垫片形成在翅片堆叠层的顶部。 间隔物的宽度小于光刻分辨率。 使用间隔件作为掩模来对翅片堆叠层进行图案化以形成翅片堆叠。 鳍片堆叠接触底部电极。 在衬底上形成层间电介质（ILD）层。 ILD层填充散热片堆叠周围的空间。 在ILD层上形成上电极层。 上电极电平具有与散热片堆叠接触的顶部电极。 电极和散热片堆叠形成鳍式存储单元。

公开(公告)号：US08750037B2

公开(公告)日：2014-06-10

申请号：US12456440

申请日：2009-06-16

申请人： Eng Huat Toh ,  Chung Foong Tan ,  Shyue Seng Tan ,  Jae Gon Lee ,  Elgin Quek

发明人： Eng Huat Toh ,  Chung Foong Tan ,  Shyue Seng Tan ,  Jae Gon Lee ,  Elgin Quek

IPC分类号： G11C16/04

CPC分类号： H01L29/7885 ,  G11C16/0408 ,  H01L29/42336 ,  H01L29/66825

摘要： A non-volatile memory device (and method of manufacture) is disclosed and structured to enable a write operation using an ionization impact process in a first portion of the device and a read operation using a tunneling process in a second portion of the device. The non-volatile memory device (1) increases hot carrier injection efficiency, (2) decreases power consumption, and (3) enables voltage and device scaling in the non-volatile memory devices.

摘要翻译： 公开并构造了非易失性存储器件（和制造方法），以使得能够在器件的第一部分中使用电离冲击处理的写入操作以及在器件的第二部分中使用隧道工艺的读取操作。 非易失性存储器件（1）增加了热载流子注入效率，（2）降低功耗，（3）使非易失性存储器件中的电压和器件缩放。

公开(公告)号：US08698118B2

公开(公告)日：2014-04-15

申请号：US13408221

申请日：2012-02-29

申请人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

发明人： Eng Huat Toh ,  Elgin Quek ,  Shyue Seng Tan

IPC分类号： H01L29/02 ,  H01L47/00 ,  H01L29/04 ,  H01L29/06

CPC分类号： H01L45/04 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/1206 ,  H01L45/1226 ,  H01L45/146 ,  H01L45/147

摘要： Disclosed herein is a compact RRAM (Resistance Random Access Memory) device structure and various methods of making such an RRAM device. In one example, a device disclosed herein includes a gate electrode, a conductive sidewall spacer and at least one variable resistance material layer positioned between the gate electrode and the conductive sidewall spacer.

摘要翻译： 这里公开了紧凑的RRAM（电阻随机存取存储器）装置结构和制造这种RRAM装置的各种方法。 在一个示例中，本文公开的器件包括栅极，导电侧壁隔离物和位于栅电极和导电侧壁间隔物之间​​的至少一个可变电阻材料层。

公开(公告)号：US08674332B2

公开(公告)日：2014-03-18

申请号：US13445658

申请日：2012-04-12

申请人： Eng Huat Toh ,  Shyue Seng Tan ,  Elgin Quek

发明人： Eng Huat Toh ,  Shyue Seng Tan ,  Elgin Quek

IPC分类号： H01L29/02 ,  H01L47/00

CPC分类号： H01L45/04 ,  H01L27/2445 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1666

摘要： One device disclosed herein includes first and second sidewall spacers positioned above a semiconducting substrate, wherein the first and second sidewall spacers are comprised of at least a conductive material, a conductive word line electrode positioned between the first and second sidewall spacers and first and second regions of variable resistance material positioned between the conductive word line electrode and the conductive material of the first and second sidewall spacers, respectively. This example also includes a base region of a bipolar transistor in the substrate below the word line electrode, an emitter region formed below the base region and first and second collector regions formed in the substrate within the base region, wherein the first collector region is positioned at least partially under the first region of variable resistance material and the second collector region is positioned at least partially under the second region of variable resistance material.

摘要翻译： 本文公开的一种装置包括位于半导体衬底之上的第一和第二侧壁间隔物，其中第一和第二侧壁间隔物由至少导电材料构成，位于第一和第二侧壁间隔物之间​​的导电字线电极和第一和第二区域 分别位于导电字线电极和第一和第二侧壁间隔物的导电材料之间的可变电阻材料。 该示例还包括在字线电极下方的基板中的双极晶体管的基极区域，形成在基极区域下方的发射极区域和形成在基极区域内的基板中的第一和第二集电极区域，其中第一集电极区域被定位 至少部分地在可变电阻材料的第一区域下方，并且第二集电极区域至少部分地位于可变电阻材料的第二区域的下方。