公开(公告)号：US08064280B1

公开(公告)日：2011-11-22

申请号：US12136201

申请日：2008-06-10

申请人： Philip Pan ,  Andy L. Lee ,  Lu Zhou ,  Aniket Kadkol

发明人： Philip Pan ,  Andy L. Lee ,  Lu Zhou ,  Aniket Kadkol

IPC分类号： G11C5/14

CPC分类号： G11C11/418 ,  G11C7/00 ,  G11C7/1045 ,  G11C7/1048 ,  G11C7/12 ,  G11C7/22 ,  G11C8/10 ,  G11C11/4094 ,  G11C11/413 ,  G11C11/419 ,  G11C29/12 ,  G11C2029/0409 ,  G11C2029/1204 ,  G11C2029/2602

摘要： An integrated circuit having a logic element that includes an array of storage elements convertibly functioning as either a configuration random access memory (CRAM) or a static random access memory (SRAM) is provided. The logic element includes first and second pairs of data paths having dedicated multiplexers. In one embodiment, the first and second pairs of data paths are multiplexed into bit lines of a row of the array. The logic element also includes a data path control block generating control signals for each of the dedicated multiplexers. The control signals determine whether the storage elements function as a CRAM or a SRAM. A method for selectively configuring a memory array between a CRAM mode and SRAM mode are provided.

摘要翻译： 提供一种集成电路，其具有包括可转换地用作配置随机存取存储器（CRAM）或静态随机存取存储器（SRAM））的存储元件阵列的逻辑元件。 逻辑元件包括具有专用复用器的第一和第二对数据路径。 在一个实施例中，第一和第二对数据路径被复用到阵列行的位线。 逻辑元件还包括数据路径控制块，其产生用于每个专用多路复用器的控制信号。 控制信号确定存储元件是否用作CRAM或SRAM。 提供了一种用于在CRAM模式和SRAM模式之间选择性地配置存储器阵列的方法。

公开(公告)号：US20120039142A1

公开(公告)日：2012-02-16

申请号：US13277871

申请日：2011-10-20

申请人： Philip Pan ,  Andy L. Lee ,  Lu Zhou ,  Aniket Kadkol

发明人： Philip Pan ,  Andy L. Lee ,  Lu Zhou ,  Aniket Kadkol

IPC分类号： G11C7/12 ,  G11C5/14

CPC分类号： G11C11/418 ,  G11C7/00 ,  G11C7/1045 ,  G11C7/1048 ,  G11C7/12 ,  G11C7/22 ,  G11C8/10 ,  G11C11/4094 ,  G11C11/413 ,  G11C11/419 ,  G11C29/12 ,  G11C2029/0409 ,  G11C2029/1204 ,  G11C2029/2602

摘要： An integrated circuit having a logic element that includes an array of storage elements convertibly functioning as either a configuration random access memory (CRAM) or a static random access memory (SRAM) is provided. The logic element includes first and second pairs of data paths having dedicated multiplexers. In one embodiment, the first and second pairs of data paths are multiplexed into bit lines of a row of the array. The logic element also includes a data path control block generating control signals for each of the dedicated multiplexers. The control signals determine whether the storage elements function as a CRAM or a SRAM. A method for selectively configuring a memory array between a CRAM mode and SRAM mode are provided.

摘要翻译： 提供一种集成电路，其具有包括可转换地用作配置随机存取存储器（CRAM）或静态随机存取存储器（SRAM））的存储元件阵列的逻辑元件。 逻辑元件包括具有专用复用器的第一和第二对数据路径。 在一个实施例中，第一和第二对数据路径被复用到阵列行的位线。 逻辑元件还包括数据路径控制块，其产生用于每个专用多路复用器的控制信号。 控制信号确定存储元件是否用作CRAM或SRAM。 提供了一种用于在CRAM模式和SRAM模式之间选择性地配置存储器阵列的方法。

公开(公告)号：US08644100B2

公开(公告)日：2014-02-04

申请号：US13277871

申请日：2011-10-20

申请人： Philip Pan ,  Andy L. Lee ,  Lu Zhou ,  Aniket Kadkol

发明人： Philip Pan ,  Andy L. Lee ,  Lu Zhou ,  Aniket Kadkol

IPC分类号： G11C7/00

CPC分类号： G11C11/418 ,  G11C7/00 ,  G11C7/1045 ,  G11C7/1048 ,  G11C7/12 ,  G11C7/22 ,  G11C8/10 ,  G11C11/4094 ,  G11C11/413 ,  G11C11/419 ,  G11C29/12 ,  G11C2029/0409 ,  G11C2029/1204 ,  G11C2029/2602

摘要： An integrated circuit having a logic element that includes an array of storage elements convertibly functioning as either a configuration random access memory (CRAM) or a static random access memory (SRAM) is provided. The logic element includes first and second pairs of data paths having dedicated multiplexers. In one embodiment, the first and second pairs of data paths are multiplexed into bit lines of a row of the array. The logic element also includes a data path control block generating control signals for each of the dedicated multiplexers. The control signals determine whether the storage elements function as a CRAM or a SRAM. A method for selectively configuring a memory array between a CRAM mode and SRAM mode are provided.

摘要翻译： 提供一种集成电路，其具有包括可转换地用作配置随机存取存储器（CRAM）或静态随机存取存储器（SRAM））的存储元件阵列的逻辑元件。 逻辑元件包括具有专用复用器的第一和第二对数据路径。 在一个实施例中，第一和第二对数据路径被复用到阵列行的位线。 逻辑元件还包括数据路径控制块，其产生用于每个专用多路复用器的控制信号。 控制信号确定存储元件是否用作CRAM或SRAM。 提供了一种用于在CRAM模式和SRAM模式之间选择性地配置存储器阵列的方法。

公开(公告)号：US08593195B1

公开(公告)日：2013-11-26

申请号：US13614526

申请日：2012-09-13

申请人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

发明人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

IPC分类号： H03H11/16

CPC分类号： H03L7/0812 ,  G11C7/22 ,  G11C7/222 ,  H03L7/0805

摘要： A programmable memory interface circuit includes a programmable DLL delay chain, a phase offset control circuit and a programmable DQS delay chain. The DLL delay chain uses a set of serially connected delay cells, a programmable switch, a phase detector and a digital counter to generate a coarse phase shift control setting. The coarse phase shift control setting is then used to pre-compute a static residual phase shift control setting or generate a dynamic residual phase shift control setting, one of which is chosen by the phase offset control circuit to be added to or subtracted from the coarse phase shift control setting to generate a fine phase shift control setting. The coarse and fine phase shift control settings work in concert to generate a phase-delayed DQS signal that is center-aligned to its associated DQ signals.

摘要翻译： 可编程存储器接口电路包括可编程DLL延迟链，相位偏移控制电路和可编程DQS延迟链。 DLL延迟链使用一组串行连接的延迟单元，可编程开关，相位检测器和数字计数器来产生粗略的相移控制设置。 然后，粗略的相移控制设置用于预先计算静态残留相移控制设置或生成动态残留相移控制设置，其中一个由相位偏移控制电路选择以被加到或从粗略 相移控制设置，以产生精细的相移控制设置。 粗调和精细相移控制设置一致地产生相位延迟的DQS信号，其中心对准其相关联的DQ信号。

公开(公告)号：US07812633B1

公开(公告)日：2010-10-12

申请号：US11584308

申请日：2006-10-20

申请人： Andy L. Lee ,  David Lewis ,  Philip Pan ,  James G. Schleicher, II

发明人： Andy L. Lee ,  David Lewis ,  Philip Pan ,  James G. Schleicher, II

IPC分类号： H03K19/173 ,  H01L25/00

CPC分类号： H03K19/17728

摘要： A programmable logic device having a Logic Element with an N-stage Look Up Table (LUT), dedicated hardware for performing a non-LUT logic function, and an over-ride element configured to selectively force a muxing stage within the N-stage LUT to select either one or more LUT configuration bit inputs or the output of the non-LUT logic function as the output of the LUT. In various embodiments, the non-LUT functions can include addition, subtraction, multiplication, division, digital signal processing, memory storage, etc.

摘要翻译： 具有具有N级查找表（LUT）的逻辑元件，用于执行非LUT逻辑功能的专用硬件的可编程逻辑器件以及被配置为选择性地迫使N级LUT内的多路复用级的过载元件 选择一个或多个LUT配置位输入或非LUT逻辑功能的输出作为LUT的输出。 在各种实施例中，非LUT功能可以包括加法，减法，乘法，除法，数字信号处理，存储器存储等

公开(公告)号：US07768430B1

公开(公告)日：2010-08-03

申请号：US12124091

申请日：2008-05-20

申请人： Philip Pan ,  Andy L. Lee

发明人： Philip Pan ,  Andy L. Lee

IPC分类号： H03M7/00

CPC分类号： H03K19/1776 ,  G11C8/10 ,  G11C8/16 ,  H03K19/17728

摘要： An integrated circuit (IC) having selectable memory elements is provided. The IC includes a logic array block (LAB) disposed within the IC. A plurality of logic elements, having look-up tables functioning as the selectable memory elements is included in the LAB. Within a logic element, a data path that shares multiplexers and drivers when the look-up tables of the logic elements are operated as one of a memory element or a combinational logic device is provided. In addition, a write address decoder is interconnected with the plurality of logic elements through a write bus.

摘要翻译： 提供具有可选存储元件的集成电路（IC）。 IC包括设置在IC内的逻辑阵列块（LAB）。 具有用作可选存储元件的查找表的多个逻辑元件包括在LAB中。 在逻辑元件中，提供了当逻辑元件的查找表作为存储元件或组合逻辑器件之一来操作时共享复用器和驱动器的数据路径。 此外，写地址解码器通过写总线与多个逻辑元件互连。

公开(公告)号：US07535275B1

公开(公告)日：2009-05-19

申请号：US11789598

申请日：2007-04-24

申请人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

发明人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

IPC分类号： H03L7/00

CPC分类号： H03L7/0812 ,  G11C7/22 ,  G11C7/222 ,  H03L7/0805

摘要： A programmable memory interface circuit includes a programmable DLL delay chain, a phase offset control circuit and a programmable DQS delay chain. The DLL delay chain uses a set of serially connected delay cells, a programmable switch, a phase detector and a digital counter to generate a coarse phase shift control setting. The coarse phase shift control setting is then used to pre-compute a static residual phase shift control setting or generate a dynamic residual phase shift control setting, one of which is chosen by the phase offset control circuit to be added to or subtracted from the coarse phase shift control setting to generate a fine phase shift control setting. The coarse and fine phase shift control settings work in concert to generate a phase-delayed DQS signal that is center-aligned to its associated DQ signals.

摘要翻译： 可编程存储器接口电路包括可编程DLL延迟链，相位偏移控制电路和可编程DQS延迟链。 DLL延迟链使用一组串行连接的延迟单元，可编程开关，相位检测器和数字计数器来产生粗略的相移控制设置。 然后，粗略的相移控制设置用于预先计算静态残留相移控制设置或生成动态残留相移控制设置，其中一个由相位偏移控制电路选择以被加到或从粗略 相移控制设置，以产生精细的相移控制设置。 粗调和精细相移控制设置一致地产生相位延迟的DQS信号，其中心对准其相关联的DQ信号。

公开(公告)号：US07460431B1

公开(公告)日：2008-12-02

申请号：US11242693

申请日：2005-10-03

申请人： Philip Pan ,  Andy L. Lee

发明人： Philip Pan ,  Andy L. Lee

IPC分类号： G11C8/00

CPC分类号： G11C7/1075 ,  G11C7/1045 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1087 ,  G11C2207/104 ,  H03K19/17704 ,  H03K19/1776

摘要： A memory block of a programmable device uses a double data rate communication scheme to communicate data with logic cells at a rate of two bits per clock cycle per data line. The memory block can be configured to use the double data rate communication scheme or a single data rate communication scheme. The memory block can switch between either communications scheme as needed to communicate with different portions of the programmable device. If a memory block of a programmable device includes two or more data access ports, an embodiment of a programmable device allows each data access port to be configured for single data rate or double data rate communications independently of other data ports. Any arbitrary logic cell of the programmable device can communicate with a memory block using the double data rate communication scheme by configuring additional logic cells to operate as a double data rate interface.

摘要翻译： 可编程器件的存储器块使用双数据速率通信方案，以每个数据线每时钟周期两位的速率与逻辑单元通信数据。 存储器块可以被配置为使用双数据速率通信方案或单个数据速率通信方案。 存储器块可以根据需要在通信方案之间切换以与可编程设备的不同部分进行通信。 如果可编程设备的存储块包括两个或多个数据访问端口，则可编程设备的实施例允许每个数据访问端口被配置为独立于其它数据端口的单数据速率或双数据速率通信。 可编程设备的任何任意逻辑单元可以通过配置附加逻辑单元作为双数据速率接口来操作，使用双数据速率通信方案与存储器块进行通信。

公开(公告)号：US07227395B1

公开(公告)日：2007-06-05

申请号：US11055125

申请日：2005-02-09

申请人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

发明人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

IPC分类号： H03L7/00

CPC分类号： H03L7/0812 ,  G11C7/22 ,  G11C7/222 ,  H03L7/0805

摘要： A programmable memory interface circuit includes a programmable DLL delay chain, a phase offset control circuit and a programmable DQS delay chain. The DLL delay chain uses a set of serially connected delay cells, a programmable switch, a phase detector and a digital counter to generate a coarse phase shift control setting. The coarse phase shift control setting is then used to pre-compute a static residual phase shift control setting or generate a dynamic residual phase shift control setting, one of which is chosen by the phase offset control circuit to be added to or subtracted from the coarse phase shift control setting to generate a fine phase shift control setting. The coarse and fine phase shift control settings work in concert to generate a phase-delayed DQS signal that is center-aligned to its associated DQ signals.

摘要翻译： 可编程存储器接口电路包括可编程DLL延迟链，相位偏移控制电路和可编程DQS延迟链。 DLL延迟链使用一组串行连接的延迟单元，可编程开关，相位检测器和数字计数器来产生粗略的相移控制设置。 然后，粗略的相移控制设置用于预先计算静态残留相移控制设置或生成动态残留相移控制设置，其中一个由相位偏移控制电路选择以被加到或从粗略 相移控制设置，以产生精细的相移控制设置。 粗调和精细相移控制设置一致地产生相位延迟的DQS信号，其中心对准其相关联的DQ信号。

公开(公告)号：US08305121B1

公开(公告)日：2012-11-06

申请号：US13168499

申请日：2011-06-24

申请人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

发明人： Joseph Huang ,  Chiakang Sung ,  Philip Pan ,  Yan Chong ,  Andy L. Lee ,  Brian D. Johnson

IPC分类号： H03L7/00

CPC分类号： H03L7/0812 ,  G11C7/22 ,  G11C7/222 ,  H03L7/0805

摘要： A programmable memory interface circuit includes a programmable DLL delay chain, a phase offset control circuit and a programmable DQS delay chain. The DLL delay chain uses a set of serially connected delay cells, a programmable switch, a phase detector and a digital counter to generate a coarse phase shift control setting. The coarse phase shift control setting is then used to pre-compute a static residual phase shift control setting or generate a dynamic residual phase shift control setting, one of which is chosen by the phase offset control circuit to be added to or subtracted from the coarse phase shift control setting to generate a fine phase shift control setting. The coarse and fine phase shift control settings work in concert to generate a phase-delayed DQS signal that is center-aligned to its associated DQ signals.

摘要翻译： 可编程存储器接口电路包括可编程DLL延迟链，相位偏移控制电路和可编程DQS延迟链。 DLL延迟链使用一组串行连接的延迟单元，可编程开关，相位检测器和数字计数器来产生粗略的相移控制设置。 然后，粗略的相移控制设置用于预先计算静态残留相移控制设置或生成动态残留相移控制设置，其中一个由相位偏移控制电路选择以被加到或从粗略 相移控制设置，以产生精细的相移控制设置。 粗调和精细相移控制设置一致地产生相位延迟的DQS信号，其中心对准其相关联的DQ信号。