公开(公告)号：US07345507B1

公开(公告)日：2008-03-18

申请号：US11333991

申请日：2006-01-17

申请人： Steven P. Young ,  Trevor J. Bauer ,  F. Erich Goetting ,  P. Hugo Lamarche ,  Patrick J. McGuire ,  Kwansuhk Oh ,  Raymond C. Pang ,  Bruce E. Talley ,  Paul Ying-Fung Wu

发明人： Steven P. Young ,  Trevor J. Bauer ,  F. Erich Goetting ,  P. Hugo Lamarche ,  Patrick J. McGuire ,  Kwansuhk Oh ,  Raymond C. Pang ,  Bruce E. Talley ,  Paul Ying-Fung Wu

IPC分类号： H01L25/00

CPC分类号： H03K19/177

摘要： A multi-product integrated circuit die includes at least two different portions, of which at least one portion can be deliberately rendered non-operational in some manner (e.g., non-functional, inaccessible, and/or non-programmable) within the package. A selection code storage circuit stores a product selection code. A first value of the product selection code selects the option where both the first and second portions of the first die are operational. A second value of the product selection code selects the option where only the first portion of the first die is operational. The selection code storage circuit can include non-volatile memory or a fuse structure, or the product selection code can be configured as a package bonding option. The product selection code can also enable boundary scan for the operational portion of the die, and omit from the boundary scan chain any portions of the die that are deliberately rendered non-operational.

摘要翻译： 多产品集成电路管芯包括至少两个不同的部分，其中至少一个部分可以以某种方式（例如，非功能的，不可访问的和/或不可编程的）被故意地变为不可操作的。 选择码存储电路存储产品选择码。 产品选择代码的第一个值选择第一模具的第一和第二部分都可操作的选项。 产品选择代码的第二个值选择仅第一个模具的第一部分可操作的选项。 选择代码存储电路可以包括非易失性存储器或熔丝结构，或者可以将产品选择代码配置为封装绑定选项。 产品选择代码还可以为模具的操作部分启用边界扫描，并且从边界扫描链中省略故意使其不可操作的模具的任何部分。

公开(公告)号：US07491576B1

公开(公告)日：2009-02-17

申请号：US11333990

申请日：2006-01-17

申请人： Steven P. Young ,  Trevor J. Bauer ,  F. Erich Goetting ,  P. Hugo Lamarche ,  Patrick J. McGuire ,  Kwansuhk Oh ,  Raymond C. Pang ,  Bruce E. Talley ,  Paul Ying-Fung Wu

发明人： Steven P. Young ,  Trevor J. Bauer ,  F. Erich Goetting ,  P. Hugo Lamarche ,  Patrick J. McGuire ,  Kwansuhk Oh ,  Raymond C. Pang ,  Bruce E. Talley ,  Paul Ying-Fung Wu

IPC分类号： H01L21/66 ,  H01L21/44 ,  H01L21/48 ,  H01L21/50

CPC分类号： H01L22/22 ,  H01L23/544 ,  H01L2223/5444 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit die (e.g., a programmable logic device (PLD) die) is manufactured that has the capability of being configured as at least two differently-sized family members. The IC die is tested prior to packaging. If a first portion of the IC die is fully functional, but a second portion includes a localized defect, then the IC die is packaged with a product selection code that configures the IC die to operate as only the first portion of the die. The second portion of the die is deliberately rendered non-operational. Therefore, the IC die can still be sold as a fully functional packaged IC.

摘要翻译： 制造集成电路管芯（例如，可编程逻辑器件（PLD）管芯），其具有被配置为至少两个不同尺寸的家庭部件的能力。 在封装之前测试IC芯片。 如果IC芯片的第一部分是完全功能的，但是第二部分包括局部缺陷，则IC芯片被封装成产品选择代码，所述产品选择代码构成IC裸片仅作为芯片的第一部分进行操作。 死亡的第二部分故意使其不能运作。 因此，IC芯片仍然可以作为全功能封装IC出售。

公开(公告)号：US07402443B1

公开(公告)日：2008-07-22

申请号：US11333819

申请日：2006-01-17

申请人： Raymond C. Pang ,  Trevor J. Bauer ,  F. Erich Goetting ,  Bruce E. Talley ,  Steven P. Young

发明人： Raymond C. Pang ,  Trevor J. Bauer ,  F. Erich Goetting ,  Bruce E. Talley ,  Steven P. Young

IPC分类号： G01R31/26

CPC分类号： H01L27/11807 ,  H01L27/0207

摘要： A method of providing a family of integrated circuits (ICs) includes applying a first product selection code (PSC) to a first IC die, applying a second PSC to a second IC die, and providing a third packaged IC die. The first IC die includes first and second portions, both of which are operational based on the first PSC. The second IC die is a duplicate of the first die, but the second portion is rendered non-operational by the second PSC. The third IC die is substantially similar to the first portion of the first die. The second and third packages can be the same and the packaged dies can be interchangeable in a system. When the dies are programmable logic device (PLD) dies, the second and third dies use the same configuration bit stream, which may be smaller than the configuration bit stream for the first IC die.

摘要翻译： 提供集成电路（IC）系列的方法包括：将第一产品选择代码（PSC）应用于第一IC芯片，将第二PSC应用于第二IC芯片，以及提供第三封装IC芯片。 第一IC芯片包括第一和第二部分，它们都基于第一PSC而可操作。 第二IC芯片是第一裸片的副本，但是第二部分由第二PSC不可操作。 第三IC管芯基本上类似于第一管芯的第一部分。 第二和第三包可以是相同的，并且包装的模具可以在系统中互换。 当管芯是可编程逻辑器件（PLD）管芯时，第二和第三管芯使用与第一IC管芯的配置位流相同的配置位流。

公开(公告)号：US08001511B1

公开(公告)日：2011-08-16

申请号：US12245858

申请日：2008-10-06

申请人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

发明人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

IPC分类号： G06F17/50 ,  G01R31/28

CPC分类号： H03K19/177 ,  G06F17/5054 ,  G06F17/5068

摘要： A method of modeling two IC dies using the same software model, although the two dies include physical differences. A first programmable logic device (PLD) die includes first and second portions, and is encoded to render the first portion operational and the second portion non-operational. At a boundary between the two portions, interconnect lines traversing the boundary include a first section in the first portion and a second section in the second portion. The second PLD die includes the first portion of the first PLD die, while omitting the second portion. The interconnect lines extending to the edge of the second die are coupled together in pairs. A software model for both die includes a termination model that omits the pair coupling, adds an RC load compensating for the omitted connection, and (for bidirectional interconnect lines) flags one interconnect line in each pair as being invalid for use by routing software.

摘要翻译： 使用相同的软件模型对两个IC芯片建模的方法，尽管两个芯片包括物理差异。 第一可编程逻辑器件（PLD）管芯包括第一和第二部分，并被编码以使第一部分可操作，第二部分不可操作。 在两部分之间的边界处，穿过边界的互连线包括第一部分中的第一部分和第二部分中的第二部分。 第二PLD管芯包括第一PLD管芯的第一部分，同时省略第二部分。 延伸到第二管芯边缘的互连线成对连接在一起。 两个芯片的软件模型包括一个省略对耦合的终端模型，增加了对省略连接进行补偿的RC负载，以及（对于双向互连线），标记每对中的一条互连线，因为无法使用路由软件。

公开(公告)号：US07498192B1

公开(公告)日：2009-03-03

申请号：US11334341

申请日：2006-01-17

申请人： F. Erich Goetting ,  Trevor J. Bauer ,  Patrick J. McGuire ,  Bruce E. Talley ,  Paul Ying-Fung Wu ,  Steven P. Young

发明人： F. Erich Goetting ,  Trevor J. Bauer ,  Patrick J. McGuire ,  Bruce E. Talley ,  Paul Ying-Fung Wu ,  Steven P. Young

IPC分类号： H01L21/44

CPC分类号： H01L23/00 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods of manufacturing a family of packaged integrated circuits (ICs) having at least two different logic capacities. A first IC die includes two different portions, of which at least one portion can be deliberately rendered non-operational in some manner (e.g., non-functional, inaccessible, and/or non-programmable) within the package. A first set of the first IC dies are packaged such that both portions of the dies are operational. A second set of the first IC dies are packaged such that only the first portion of each die is operational. Once the first and second sets are packaged and the second set of ICs has been evaluated, a decision is made whether or not to manufacture a second IC die that includes the first portion of the first die, while excluding the second portion.

摘要翻译： 制造具有至少两个不同逻辑容量的封装集成电路（IC）系列的方法。 第一IC芯片包括两个不同的部分，其中至少一个部分可以以某种方式（例如，非功能的，不可访问的和/或不可编程的）被故意地变为不可操作的。 第一组第一IC芯片被封装成使得模具的两个部分都可操作。 封装第一组IC芯片，使得只有每个裸片的第一部分可操作。 一旦封装了第一组和第二组，并且已经评估了第二组IC，则决定是否制造包括第一模具的第一部分的第二IC模具，同时排除第二部分。

公开(公告)号：US07451421B1

公开(公告)日：2008-11-11

申请号：US11333865

申请日：2006-01-17

申请人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

发明人： Trevor J. Bauer ,  Jeffrey V. Lindholm ,  F. Erich Goetting ,  Bruce E. Talley ,  Ramakrishna K. Tanikella ,  Steven P. Young

IPC分类号： G06F9/455 ,  G06F17/50 ,  H03K19/173 ,  H03K19/177

CPC分类号： H03K19/177 ,  G06F17/5054 ,  G06F17/5068

摘要： A method of modeling two IC dies using the same software model, although the two dies include physical differences. A first programmable logic device (PLD) die includes first and second portions, and is encoded to render the first portion operational and the second portion non-operational. At a boundary between the two portions, interconnect lines traversing the boundary include a first section in the first portion and a second section in the second portion. The second PLD die includes the first portion of the first PLD die, while omitting the second portion. The interconnect lines extending to the edge of the second die are coupled together in pairs. A software model for both die includes a termination model that omits the pair coupling, adds an RC load compensating for the omitted connection, and (for bidirectional interconnect lines) flags one interconnect line in each pair as being invalid for use by routing software.

摘要翻译： 使用相同的软件模型对两个IC芯片建模的方法，尽管两个芯片包括物理差异。 第一可编程逻辑器件（PLD）管芯包括第一和第二部分，并被编码以使第一部分可操作，第二部分不可操作。 在两部分之间的边界处，穿过边界的互连线包括第一部分中的第一部分和第二部分中的第二部分。 第二PLD管芯包括第一PLD管芯的第一部分，同时省略第二部分。 延伸到第二管芯边缘的互连线成对连接在一起。 两个芯片的软件模型包括一个省略对耦合的终端模型，增加了对省略连接进行补偿的RC负载，以及（对于双向互连线），标记每对中的一条互连线，因为无法使用路由软件。

公开(公告)号：US06282127B1

公开(公告)日：2001-08-28

申请号：US09625672

申请日：2000-07-24

申请人： Raymond C. Pang ,  Steven P. Young ,  Trevor J. Bauer

发明人： Raymond C. Pang ,  Steven P. Young ,  Trevor J. Bauer

IPC分类号： G11C700

CPC分类号： G11C7/1051 ,  G11C7/1057

摘要： A RAM block includes a circuit for causing the RAM to provide a reset value on the output or a previously captured output value from the RAM when a Reset signal is active. The Reset signal does not change the RAM contents but causes all outputs of the block RAM to be either a reset value or a capture value, as selected by the user. This is useful when the RAM block is configured as a state machine. Thus, in an FPGA or other programmable device, an application can start the state machine in a known state with all address bits equal to 0 and can reset the state machine to this startup state. When the reset signal is active, the state machine can feed back the reset value or capture value to the address inputs of the RAM block that receive state feedback data, regardless of the data actually in those locations.

摘要翻译： RAM块包括用于当复位信号有效时使RAM在输出上提供复位值或从RAM提供先前捕获的输出值的电路。 复位信号不会更改RAM内容，但会导致块RAM的所有输出为用户选择的复位值或捕捉值。 当RAM块被配置为状态机时，这是有用的。 因此，在FPGA或其他可编程器件中，应用程序可以在所有地址位等于0的已知状态下启动状态机，并可将状态机复位到该启动状态。 当复位信号有效时，状态机可以将接收状态反馈数据的复位值或捕获值反馈给RAM块的地址输入，无论这些位置中的数据如何。

公开(公告)号：US06346825B1

公开(公告)日：2002-02-12

申请号：US09680205

申请日：2000-10-06

申请人： Raymond C. Pang ,  Steven P. Young ,  Trevor J. Bauer

发明人： Raymond C. Pang ,  Steven P. Young ,  Trevor J. Bauer

IPC分类号： H03K19177

CPC分类号： H03K19/1776

摘要： A dedicated block random access memory (RAM) is provided for a programmable logic device (PLD), such as a field programmable gate array (FPGA). The block RAM includes a memory cell array and control logic that is configurable to select one of a plurality of parity or non-parity modes for accessing the memory cell array. In one embodiment, the non-parity modes include a 1×16384 mode, a 2×8192 mode, and a 4×4096 mode, while the parity modes include a 9×2048 mode, a 18×1024 mode and an 36×512 mode. The control logic selects the parity/non-parity mode in response to configuration bits stored in corresponding configuration memory cells of the PLD. The configuration bits are programmed during configuration of the PLD. In one variation, the control logic selects the parity/non-parity mode in response to user signals. In a particular embodiment, the block RAM is a dual-port memory having a first port and a second port. In this embodiment, the first and second ports can be independently configured to have different (or the same) parity or non-parity modes.

摘要翻译： 为诸如现场可编程门阵列（FPGA）的可编程逻辑器件（PLD）提供专用块随机存取存储器（RAM）。 块RAM包括存储单元阵列和控制逻辑，可配置为选择用于访问存储单元阵列的多个奇偶校验或非奇偶校验模式之一。 在一个实施例中，非奇偶校验模式包括1x16384模式，2x8192模式和4×4096模式，而奇偶校验模式包括9×2048模式，18×1024模式和36×512模式。 响应于存储在PLD的相应配置存储器单元中的配置位，控制逻辑选择奇偶校验/非奇偶校验模式。 在配置PLD期间对配置位进行编程。 在一个变化中，控制逻辑响应于用户信号选择奇偶校验/非奇偶校验模式。 在特定实施例中，块RAM是具有第一端口和第二端口的双端口存储器。 在该实施例中，第一和第二端口可以被独立地配置为具有不同的（或相同的）奇偶校验或非奇偶校验模式。

公开(公告)号：US6101132A

公开(公告)日：2000-08-08

申请号：US244328

申请日：1999-02-03

申请人： F. Erich Goetting ,  Trevor J. Bauer

发明人： F. Erich Goetting ,  Trevor J. Bauer

IPC分类号： G11C7/10 ,  G11C7/00

CPC分类号： G11C7/1057 ,  G11C7/1051

摘要： A RAM block includes a circuit for causing the RAM to provide all 0's on the output when a Reset signal is active. The Reset signal does not change the RAM contents but causes all outputs of the block RAM to be 0. This is useful when the RAM block is configured as a state machine. Thus, in an FPGA or other programmable device, an application can start the state machine in a known state with all address bits equal to 0 and can reset the state machine to this startup state. When the reset signal is active, the state machine feeds back the state of 0 to the address inputs of the RAM block that receive state feedback data, regardless of the data actually in those locations.

摘要翻译： RAM块包括用于当复位信号有效时使RAM在输出上提供全0的电路。 复位信号不会更改RAM内容，但会导致块RAM的所有输出为0.当将RAM块配置为状态机时，此功能非常有用。 因此，在FPGA或其他可编程器件中，应用程序可以在所有地址位等于0的已知状态下启动状态机，并可将状态机复位到该启动状态。 当复位信号有效时，状态机将状态0反馈到接收状态反馈数据的RAM块的地址输入，而不管实际在这些位置的数据如何。

公开(公告)号：US08933447B1

公开(公告)日：2015-01-13

申请号：US12778962

申请日：2010-05-12

申请人： Arifur Rahman ,  Ramakrishna K. Tanikella ,  Trevor J. Bauer ,  Brian C. Gaide ,  Steven P. Young

发明人： Arifur Rahman ,  Ramakrishna K. Tanikella ,  Trevor J. Bauer ,  Brian C. Gaide ,  Steven P. Young

IPC分类号： H01L23/02 ,  H01L23/34

CPC分类号： G01R31/318513 ,  G01R31/318516 ,  H01L23/481 ,  H01L24/13 ,  H01L24/16 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/48145 ,  H01L2225/06506 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/014 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2924/00012

摘要： A method and apparatus to test the inter-die interface between two or more semiconductor die in die stacking applications, where a mismatch exists between the number of input and output pads on a base die and the number of input and output pads on a stacked die. In a first embodiment, a number of through-die vias (TDVs) may be used to implement inter-die signal paths using standard or flexible design rules to maintain statistical TDV yield despite the lack of continuity verification of the inter-die signals paths. In alternate embodiments, programmable multiplexers may be utilized to share one or more inter-die connections between the base die and the one or more stacked die so as to facilitate testing and normal operation of each inter-die connection. In other embodiments, spare TDVs are utilized only during test operations, so as to accommodate the mismatch. In yet other embodiments, built-in-test (BIT) circuits are configured to perform logic operations using a plurality of inter-die input/output (I/O) signals to eliminate the need to implement an identical number of input and output ports between the base die and the one or more stacked die to facilitate inter-die testing.

摘要翻译： 一种用于在芯片堆叠应用中测试两个或更多个半导体管芯之间的管芯间界面的方法和装置，其中基底管芯上的输入和输出焊盘的数量与堆叠管芯上的输入和输出焊盘的数量之间存在不匹配 。 在第一实施例中，尽管缺少芯片间信号路径的连续性验证，但是使用标准或灵活的设计规则可以使用多个贯通管芯通孔（TDV）来实现管芯间信号路径，以维持统计TDV产量。 在替代实施例中，可以使用可编程多路复用器来共享基模和一个或多个堆叠管芯之间的一个或多个管芯间连接，以便于每个管芯间连接的测试和正常工作。 在其他实施例中，仅在测试操作期间使用备用TDV，以便适应不匹配。 在其他实施例中，内置测试（BIT）电路被配置为使用多个管芯间输入/输出（I / O）信号来执行逻辑操作，以消除实现相同数量的输入和输出端口的需要 在基模和一个或多个堆叠的模具之间，以促进模间测试。