公开(公告)号：US5541132A

公开(公告)日：1996-07-30

申请号：US408653

申请日：1995-03-21

申请人： Robert B. Davies ,  Vida Ilderem ,  Mark D. Griswold ,  Diann Dow ,  James E. Prendergast ,  Iksung Lim ,  Juan Buxo ,  Richard D. Sivan ,  James D. Burnett ,  Frank K. Baker

发明人： Robert B. Davies ,  Vida Ilderem ,  Mark D. Griswold ,  Diann Dow ,  James E. Prendergast ,  Iksung Lim ,  Juan Buxo ,  Richard D. Sivan ,  James D. Burnett ,  Frank K. Baker

IPC分类号： H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/10 ,  H01L29/423 ,  H01L21/265

CPC分类号： H01L29/66659 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823857 ,  H01L21/823864 ,  H01L27/092 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/42368 ,  Y10S438/981

摘要： An insulated gate field effect transistor (10) having an reduced gate to drain capacitance and a method of manufacturing the field effect transistor (10). A dopant well (13) is formed in a semiconductor material (11). A gate oxide layer (26) is formed on the dopant well (13) wherein the gate oxide layer (26) and a gate structure (41) having a gate contact portion (43) and a gate extension portion (44). The gate contact portion (43) permits electrical contact to the gate structure (41), whereas the gate extension portion (44) serves as the active gate portion. A portion of the gate oxide (26) adjacent the gate contact portion (43) is thickened to lower a gate to drain capacitance of the field effect transistor (10) and thereby increase a bandwidth of the insulated gate field effect transistor (10).

摘要翻译： 具有减小的栅极 - 漏极电容的绝缘栅场效应晶体管（10）和制造场效应晶体管（10）的方法。 掺杂剂阱（13）形成在半导体材料（11）中。 栅极氧化物层（26）形成在掺杂剂阱（13）上，其中栅极氧化物层（26）和具有栅极接触部分（43）和栅极延伸部分（44）的栅极结构（41）。 栅极接触部分（43）允许与栅极结构（41）的电接触，而栅极延伸部分（44）用作有源栅极部分。 与栅极接触部分（43）相邻的栅极氧化物（26）的一部分被加厚以降低场效应晶体管（10）的栅极到漏极电容，从而增加绝缘栅极场效应晶体管（10）的带宽。

公开(公告)号：US07269090B2

公开(公告)日：2007-09-11

申请号：US09772830

申请日：2001-01-30

申请人： Frank K. Baker, Jr. ,  James D. Burnett ,  Thomas Jew

发明人： Frank K. Baker, Jr. ,  James D. Burnett ,  Thomas Jew

IPC分类号： G06F7/00 ,  G06F8/00

CPC分类号： G11C16/3427 ,  G06F12/0607 ,  G11C16/08 ,  G11C16/3418

摘要： A memory system (200) has an array of addressable storage elements (210) arranged in a plurality of rows and a plurality of columns, and decoding circuitry (220, 230) coupled to the array of addressable storage elements (210). The decoding circuitry (220, 230), in response to decoding a first address, accesses a first storage element of a first row of the plurality of rows, and, in response to decoding a second address consecutive to the first address, accesses a second storage element of a second row of the plurality of rows. The second row of the plurality of rows is different from the first row of the plurality of rows. By implementing a memory system wherein consecutive addresses correspond to storage elements of different rows, read disturb stresses along a single row can be minimized.

摘要翻译： 存储器系统（200）具有排列成多行和多列的可寻址存储元件（210）的阵列，以及耦合到可寻址存储元件（210）阵列的解码电路（220,230）。 解码电路（220,230）响应于对第一地址的解码而访问多行中的第一行的第一存储元件，并且响应于解码与第一地址连续的第二地址，访问第二地址 多行的第二行的存储元件。 多行中的第二行与多行中的第一行不同。 通过实现其中连续地址对应于不同行的存储元件的存储器系统，可以将沿着单个行的读取干扰应力最小化。

公开(公告)号：US09123545B2

公开(公告)日：2015-09-01

申请号：US14188461

申请日：2014-02-24

申请人： Jianan Yang ,  James D. Burnett ,  Brad J. Garni ,  Thomas W. Liston

发明人： Jianan Yang ,  James D. Burnett ,  Brad J. Garni ,  Thomas W. Liston

IPC分类号： H01L29/66 ,  H01L27/06 ,  H01L27/092

CPC分类号： H01L27/06 ,  H01L27/0921

摘要： A semiconductor device includes a parasitic silicon-controlled rectifier (SCR) and a first transistor. The parasitic SCR includes a parasitic pnp bipolar junction transistor (BJT) and a parasitic npn BJT. The first transistor is coupled between a first power supply node and an emitter of the parasitic pnp BJT. The first transistor includes a first terminal coupled to the first power supply node, a second terminal coupled to the emitter of the parasitic pnp BJT, and a control terminal. The first transistor is not positioned between a base of the pnp BJT and the first power supply node. The first transistor limits current conducted by the parasitic pnp BJT following a single-event latch-up (SEL) event.

摘要翻译： 半导体器件包括寄生硅可控整流器（SCR）和第一晶体管。 寄生SCR包括寄生pnp双极结型晶体管（BJT）和寄生npn BJT。 第一晶体管耦合在第一电源节点和寄生pnp BJT的发射极之间。 第一晶体管包括耦合到第一电源节点的第一端子，耦合到寄生pnp BJT的发射极的第二端子和控制端子。 第一晶体管不位于pnp BJT的基极和第一电源节点之间。 在单事件闩锁（SEL）事件之后，第一晶体管限制由寄生pnp BJT传导的电流。

公开(公告)号：US08685800B2

公开(公告)日：2014-04-01

申请号：US13560010

申请日：2012-07-27

申请人： Jianan Yang ,  James D. Burnett ,  Brad J. Garni ,  Thomas W. Liston ,  Huy Van Pham

发明人： Jianan Yang ,  James D. Burnett ,  Brad J. Garni ,  Thomas W. Liston ,  Huy Van Pham

IPC分类号： H01L21/332

CPC分类号： H01L27/06 ,  H01L27/0921

摘要： A technique for addressing single-event latch-up (SEL) in a semiconductor device includes determining a location of a parasitic silicon-controlled rectifier (SCR) in an integrated circuit design of the semiconductor device. In this case, the parasitic SCR includes a parasitic pnp bipolar junction transistor (BJT) and a parasitic npn BJT. The technique also includes incorporating a first transistor between a first power supply node and an emitter of the parasitic pnp BJT in the integrated circuit design. The first transistor includes a first terminal coupled to the first power supply node, a second terminal coupled to the emitter of the parasitic pnp BJT, and a control terminal. The first transistor is not positioned between a base of the pnp BJT and the first power supply node. The first transistor limits current conducted by the parasitic pnp bipolar junction transistor following an SEL.

摘要翻译： 用于在半导体器件中寻址单事件闩锁（SEL）的技术包括在半导体器件的集成电路设计中确定寄生硅控整流器（SCR）的位置。 在这种情况下，寄生SCR包括寄生pnp双极结型晶体管（BJT）和寄生npnBJT。 该技术还包括在集成电路设计中在第一电源节点和寄生pnp BJT的发射极之间并入第一晶体管。 第一晶体管包括耦合到第一电源节点的第一端子，耦合到寄生pnp BJT的发射极的第二端子和控制端子。 第一晶体管不位于pnp BJT的基极和第一电源节点之间。 第一晶体管限制了在SEL之后由寄生pnp双极结晶体传导的电流。

公开(公告)号：US08633515B2

公开(公告)日：2014-01-21

申请号：US13613614

申请日：2012-09-13

申请人： Marius K. Orlowski ,  James D. Burnett

发明人： Marius K. Orlowski ,  James D. Burnett

IPC分类号： H01L29/66

CPC分类号： H01L29/66795 ,  H01L29/41791 ,  H01L29/785 ,  H01L2029/7858

摘要： Embodiments of a semiconductor structure include a first current electrode region, a second current electrode region, and a channel region. The channel region is located between the first current electrode region and the second current electrode region, and the channel region is located in a fin structure of the semiconductor structure. A carrier transport in the channel region is generally in a horizontal direction between the first current electrode region and the second current electrode region. A contact extends into the first current electrode region and is electrically coupled to the first current electrode region.

摘要翻译： 半导体结构的实施例包括第一电流电极区域，第二电流电极区域和沟道区域。 沟道区域位于第一电流电极区域和第二电流电极区域之间，沟道区域位于半导体结构的鳍结构中。 通道区域中的载流子传输通常在第一电流电极区域和第二电流电极区域之间的水平方向上。 触点延伸到第一电流电极区域中并且电耦合到第一电流电极区域。

公开(公告)号：US20100190308A1

公开(公告)日：2010-07-29

申请号：US12753226

申请日：2010-04-02

申请人： Marius K. Orlowski ,  James D. Burnett

发明人： Marius K. Orlowski ,  James D. Burnett

IPC分类号： H01L21/8234

CPC分类号： H01L29/785 ,  H01L21/823431 ,  H01L29/66795

摘要： An electronic device can include an insulating layer and a fin-type transistor structure. The fin-type structure can have a semiconductor fin and a gate electrode spaced apart from each other. A dielectric layer and a spacer structure can lie between the semiconductor fin and the gate electrode. The semiconductor fin can include channel region including a portion associated with a relatively higher VT lying between a portion associated with a relatively lower VT and the insulating layer. In one embodiment, the supply voltage is lower than the relatively higher VT of the channel region. A process for forming the electronic device is also disclosed.

摘要翻译： 电子器件可以包括绝缘层和鳍型晶体管结构。 翅片型结构可以具有彼此间隔开的半导体翅片和栅电极。 电介质层和间隔结构可以位于半导体鳍片和栅电极之间。 半导体鳍片可以包括沟道区域，其包括与位于与相对较低的VT相关联的部分和绝缘层之间的相对较高的VT相关联的部分。 在一个实施例中，电源电压低于通道区域的相对较高的VT。 还公开了一种用于形成电子器件的工艺。

公开(公告)号：US07517741B2

公开(公告)日：2009-04-14

申请号：US11172569

申请日：2005-06-30

申请人： Marius K. Orlowski ,  James D. Burnett

发明人： Marius K. Orlowski ,  James D. Burnett

IPC分类号： H01L21/00 ,  H01L21/84

CPC分类号： H01L29/785 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10826 ,  H01L29/7841 ,  H01L29/78687

摘要： A semiconductor fabrication method includes forming a semiconductor structure including source/drain regions disposed on either side of a channel body wherein the source/drain regions include a first semiconductor material and wherein the channel body includes a migration barrier of a second semiconductor material. A gate dielectric overlies the semiconductor structure and a gate module overlies the gate dielectric. An offset in the majority carrier potential energy level between the first and second semiconductor materials creates a potential well for majority carriers in the channel body. The migration barrier may be a layer of the second semiconductor material over a first layer of the first semiconductor material and under a capping layer of the first semiconductor material. In a one dimensional migration barrier, the migration barrier extends laterally through the source/drain regions while, in a two dimensional barrier, the barrier terminates laterally at boundaries defined by the gate module.

摘要翻译： 半导体制造方法包括形成半导体结构，该半导体结构包括设置在沟道体两侧的源极/漏极区，其中源极/漏极区包括第一半导体材料，并且其中沟道主体包括第二半导体材料的迁移势垒。 栅极电介质覆盖半导体结构，并且栅极模块覆盖在栅极电介质上。 在第一和第二半导体材料之间的多数载流子势能级中的偏移对于通道体中的多数载流子产生潜在的井。 迁移障碍物可以是第一半导体材料的第一层上的第二半导体材料层和第一半导体材料的覆盖层之下的层。 在一维迁移屏障中，迁移屏障横向延伸穿过源极/漏极区域，而在二维屏障中，屏障在由栅极模块限定的边界处横向终止。

公开(公告)号：US20080181034A1

公开(公告)日：2008-07-31

申请号：US11627445

申请日：2007-01-26

申请人： Bradford L. Hunter ,  James D. Burnett ,  Andrew C. Russell ,  Shayan Zhang

发明人： Bradford L. Hunter ,  James D. Burnett ,  Andrew C. Russell ,  Shayan Zhang

IPC分类号： G11C7/00

CPC分类号： G11C29/846 ,  G11C11/41 ,  G11C11/412 ,  G11C29/816

摘要： A memory system including a random access memory (RAM) array and a corresponding redundant RAM array which stores information redundant to the RAM array, where a designed cell circuit topology of cells within the redundant RAM array differs from a designed cell circuit topology of cells within the RAM array. The redundant RAM array is selectively accessed when accessing the RAM array to store data to the redundant RAM array for failed cells of the RAM array.

摘要翻译： 一种存储器系统，包括随机存取存储器（RAM）阵列和相应的冗余RAM阵列，其存储对RAM阵列冗余的信息，其中冗余RAM阵列内的单元的设计单元电路拓扑不同于设计的单元的单元电路拓扑 RAM阵列。 当访问RAM阵列时，有选择地访问冗余RAM阵列，以将数据存储到RAM阵列的故障单元的冗余RAM阵列中。

公开(公告)号：US07336533B2

公开(公告)日：2008-02-26

申请号：US11337775

申请日：2006-01-23

申请人： Bradford L. Hunter ,  James D. Burnett ,  Jack M. Higman

发明人： Bradford L. Hunter ,  James D. Burnett ,  Jack M. Higman

IPC分类号： G11C11/34

CPC分类号： G11C11/412 ,  G11C11/413

摘要： An electronic device includes a memory cell that utilizes a bi-directional low impedance, low voltage drop full pass gate to connect a bit cell to a bit write line during a write phase, and during a read phase the full pass gate can remain off and a high input impedance read port can acquire and transmit the logic state stored by the memory cell to another subsystem. The full pass gate can be implemented by connecting a P type metal semiconductor field effect transistor (PMOS) in parallel with an NMOS device and driving the gates of the transistors with a differential signal. When a write operation requires a current to flow in a first direction, the PMOS device provides a negligible voltage drop, and when the write operation requires current to flow in a second or the opposite direction, the NMOS device can provide a negligible voltage. This bi-directional low voltage drop low loss switch can increase the write margin of the memory cell wherein the high impedance read port can provide increased isolation for the stored value during the read phase increasing the performance of the memory cell.

摘要翻译： 电子设备包括存储单元，其利用双向低阻抗低压降全通栅极在写入阶段期间将位单元连接到位写入线，并且在读取阶段期间，全通道栅极可以保持关断，并且 高输入阻抗读取端口可以获取和传输存储器单元存储的逻辑状态到另一个子系统。 可以通过与NMOS器件并联连接P型金属半导体场效应晶体管（PMOS）并用差分信号驱动晶体管的栅极来实现全通栅。 当写入操作需要电流沿第一方向流动时，PMOS器件提供可忽略的电压降，并且当写操作需要电流在第二或相反方向上流动时，NMOS器件可以提供可忽略的电压。 该双向低压降低损耗开关可以增加存储单元的写入裕度，其中高阻抗读取端口可以在读取阶段期间为存储的值提供增加的隔离以增加存储单元的性能。

公开(公告)号：US07285832B2

公开(公告)日：2007-10-23

申请号：US11192956

申请日：2005-07-29

申请人： Alexander B. Hoefler ,  James D. Burnett

发明人： Alexander B. Hoefler ,  James D. Burnett

IPC分类号： H01L29/94

CPC分类号： G11C8/16 ,  H01L27/105 ,  H01L27/1052 ,  Y10S257/903

摘要： A multiport memory cell (200, 300, 600) includes a first word line (WL1) coupled to a gate electrode of a first transistor (201, 301, 601). A second word line (WL2) is coupled to a gate electrode of a second transistor (202, 302, 602). Importantly, the memory cell (200, 300, 600) includes a conductive path (215, 315) between an electrically floating body (426) of the first transistor (201) and an electrically floating body (426) of the second transistor (202). The first word line (WL1) may overlie a first portion of a common body (426) and the second word line (WL2) may overlie a second portion of the common body (426). The common body (426) may be positioned vertically between a buried oxide layer (427) and a gate dielectric layer (430) and laterally between first and second source/drain regions (401, 407) formed in a semiconductor layer (425). The cell (200, 300, 600) may include a third transistor (603) including a third word line (613) where the shared transistor body (610) is shared with the third transistor (603) and wherein the conductive path is connected to the third transistor (603).

摘要翻译： 多端口存储单元（200,300,600）包括耦合到第一晶体管（201,301,601）的栅电极的第一字线（WL 1）。 第二字线（WL 2）耦合到第二晶体管（202,302,602）的栅电极。 重要的是，存储单元（200,300,600）包括在第一晶体管（201）的电浮动体（426）和第二晶体管（202）的电浮动体（426）之间的导电路径（215,315） ）。 第一字线（WL1）可以覆盖共同体（426）的第一部分，并且第二字线（WL 2）可以覆盖在共同体（426）的第二部分上。 公共体（426）可以垂直地定位在掩埋氧化物层（427）和栅极电介质层（430）之间，并且横向地位于形成在半导体层（425）中的第一和第二源极/漏极区域（401,407）之间。 单元（200,300,600）可以包括第三晶体管（603），其包括共享晶体管本体（610）与第三晶体管（603）共享的第三字线（613），并且其中导电路径连接到 第三晶体管（603）。