公开(公告)号：US20090218601A1

公开(公告)日：2009-09-03

申请号：US12204022

申请日：2008-09-04

申请人： Rolf Stephan ,  Markus Forsberg ,  Gert Burbach ,  Anthony Mowry

发明人： Rolf Stephan ,  Markus Forsberg ,  Gert Burbach ,  Anthony Mowry

IPC分类号： H01L29/66 ,  H01L31/058 ,  H01L21/00

CPC分类号： H01L27/0629 ,  H01L21/823807 ,  H01L27/1203

摘要： By incorporating germanium material into thermal sensing diode structures, the sensitivity thereof may be significantly increased. In some illustrative embodiments, the process for incorporating the germanium material may be performed with high compatibility with a process flow for incorporating a silicon/germanium material into P-channel transistors of sophisticated semiconductor devices. Hence, temperature control efficiency may be increased with reduced die area consumption.

摘要翻译： 通过将锗材料结合到热敏二极管结构中，其灵敏度可以显着增加。 在一些说明性实施例中，可以与用于将硅/锗材料并入复杂半导体器件的P沟道晶体管的工艺流程具有高兼容性来执行用于并入锗材料的工艺。 因此，可以降低模具面积消耗来提高温度控制效率。

公开(公告)号：US08796807B2

公开(公告)日：2014-08-05

申请号：US13251532

申请日：2011-10-03

申请人： Rolf Stephan ,  Markus Forsberg ,  Gert Burbach ,  Anthony Mowry

发明人： Rolf Stephan ,  Markus Forsberg ,  Gert Burbach ,  Anthony Mowry

IPC分类号： H01L31/058

CPC分类号： H01L27/0629 ,  H01L21/823807 ,  H01L27/1203

摘要： By incorporating germanium material into thermal sensing diode structures, the sensitivity thereof may be significantly increased. In some illustrative embodiments, the process for incorporating the germanium material may be performed with high compatibility with a process flow for incorporating a silicon/germanium material into P-channel transistors of sophisticated semiconductor devices. Hence, temperature control efficiency may be increased with reduced die area consumption.

摘要翻译： 通过将锗材料结合到热敏二极管结构中，其灵敏度可以显着增加。 在一些说明性实施例中，可以与用于将硅/锗材料并入复杂半导体器件的P沟道晶体管的工艺流程具有高兼容性来执行用于并入锗材料的工艺。 因此，可以降低模具面积消耗来提高温度控制效率。

公开(公告)号：US20120025276A1

公开(公告)日：2012-02-02

申请号：US13251532

申请日：2011-10-03

申请人： Rolf Stephan ,  Markus Forsberg ,  Gert Burbach ,  Anthony Mowry

发明人： Rolf Stephan ,  Markus Forsberg ,  Gert Burbach ,  Anthony Mowry

IPC分类号： H01L29/66 ,  H01L21/66

CPC分类号： H01L27/0629 ,  H01L21/823807 ,  H01L27/1203

摘要： By incorporating germanium material into thermal sensing diode structures, the sensitivity thereof may be significantly increased. In some illustrative embodiments, the process for incorporating the germanium material may be performed with high compatibility with a process flow for incorporating a silicon/germanium material into P-channel transistors of sophisticated semiconductor devices. Hence, temperature control efficiency may be increased with reduced die area consumption.

摘要翻译： 通过将锗材料结合到热敏二极管结构中，其灵敏度可以显着增加。 在一些说明性实施例中，可以与用于将硅/锗材料并入复杂半导体器件的P沟道晶体管的工艺流程具有高兼容性来执行用于并入锗材料的工艺。 因此，可以降低模具面积消耗来提高温度控制效率。

公开(公告)号：US08212184B2

公开(公告)日：2012-07-03

申请号：US12390816

申请日：2009-02-23

申请人： Anthony Mowry ,  Casey Scott ,  Maciej Wiatr ,  Ralf Richter

发明人： Anthony Mowry ,  Casey Scott ,  Maciej Wiatr ,  Ralf Richter

IPC分类号： H05B1/00 ,  H01L35/00

CPC分类号： H01L23/345 ,  H01L23/34 ,  H01L27/0248 ,  H01L27/0629 ,  H01L2924/0002 ,  H01L2924/00

摘要： Operation of complex integrated circuits at low temperatures may be enhanced by providing active heating elements within the integrated circuit so as to raise the temperature of at least critical circuit portions at respective operational phases, such as upon power-up. Consequently, enhanced cold temperature performance may be obtained on the basis of existing process elements in order to provide design stability without requiring extensive circuit simulation or redesign of well-established circuit architectures.

摘要翻译： 可以通过在集成电路内提供主动加热元件来提高复杂集成电路在低温下的操作，以便在诸如上电时在各个操作阶段提高至少关键电路部分的温度。 因此，可以在现有工艺元件的基础上获得增强的冷温度性能，以便提供设计稳定性，而不需要广泛的电路仿真或重新设计已建立的电路架构。

公开(公告)号：US08048330B2

公开(公告)日：2011-11-01

申请号：US12127921

申请日：2008-05-28

申请人： Ralf Richter ,  Thomas Foltyn ,  Anthony Mowry

发明人： Ralf Richter ,  Thomas Foltyn ,  Anthony Mowry

IPC分类号： B44C1/22 ,  H01L21/304

CPC分类号： H01L29/7843 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/02274 ,  H01L21/31612 ,  H01L21/76801 ,  H01L21/76819 ,  H01L21/76825 ,  H01L29/665 ,  H01L29/66772 ,  H01L29/78654

摘要： By providing an interlayer dielectric material with different removal rates, a desired minimum material height above gate electrode structures of sophisticated transistor devices of the 65 nm technology or 45 nm technology may be obtained. The reduced removal rate above the gate electrode may thus provide enhanced process robustness during the planarization of the interlayer dielectric layer stack prior to the formation of contact elements.

摘要翻译： 通过提供具有不同去除速率的层间电介质材料，可以获得在65nm技术或45nm技术的复杂晶体管器件的栅电极结构之上所需的最小材料高度。 因此，在形成接触元件之前，在层间电介质层叠层的平坦化期间，栅电极之上的减小的去除速率可以提供增强的工艺稳定性。

公开(公告)号：US07790537B2

公开(公告)日：2010-09-07

申请号：US11937677

申请日：2007-11-09

申请人： Andy Wei ,  Anthony Mowry ,  Andreas Gehring ,  Maciej Wiatr

发明人： Andy Wei ,  Anthony Mowry ,  Andreas Gehring ,  Maciej Wiatr

IPC分类号： H01L21/336

CPC分类号： H01L29/7842 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/092 ,  H01L29/6656 ,  H01L29/7843

摘要： By introducing additional strain-inducing mechanisms on the basis of stress memorization techniques, the performance of NMOS transistors may be significantly increased, thereby reducing the imbalance between PMOS transistors and NMOS transistors. By amorphizing and re-crystallizing the respective material in the presence of a mask layer at various stages of the manufacturing process, a drive current improvement of up to approximately 27% has been observed, with the potential for further performance gain.

摘要翻译： 通过在应力记忆技术的基础上引入额外的应变诱导机制，可以显着增加NMOS晶体管的性能，从而减少PMOS晶体管和NMOS晶体管之间的不平衡。 通过在制造过程的不同阶段在掩模层的存在下使各种材料非晶化并再结晶，已经观察到高达约27％的驱动电流改善，具有进一步性能增益的潜力。

公开(公告)号：US20090246927A1

公开(公告)日：2009-10-01

申请号：US12271162

申请日：2008-11-14

申请人： Maciej Wiatr ,  Roman Boschke ,  Anthony Mowry

发明人： Maciej Wiatr ,  Roman Boschke ,  Anthony Mowry

IPC分类号： H01L21/336

CPC分类号： H01L21/84 ,  H01L21/823807 ,  H01L21/823835 ,  H01L21/823864 ,  H01L29/7843

摘要： By forming a single spacer element and reducing the size thereof by a well-controllable etch process, a complex lateral dopant profile may be obtained at reduced process complexity compared to conventional triple spacer approaches in forming drain and source regions of advanced MOS transistors.

摘要翻译： 通过形成单个间隔元件并通过良好可控制的蚀刻工艺减小其尺寸，与在形成先进MOS晶体管的漏极和源极区域中的常规三重间隔方法相比，可以以降低的工艺复杂度获得复杂的横向掺杂物分布。

公开(公告)号：US20080102590A1

公开(公告)日：2008-05-01

申请号：US11750816

申请日：2007-05-18

申请人： Andreas Gehring ,  Andy Wei ,  Anthony Mowry ,  Manuj Rathor

发明人： Andreas Gehring ,  Andy Wei ,  Anthony Mowry ,  Manuj Rathor

IPC分类号： H01L21/336 ,  H01L21/428

CPC分类号： H01L29/7833 ,  H01L21/268 ,  H01L21/823807 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7843

摘要： A method of forming a semiconductor structure comprises providing a semiconductor substrate comprising a first transistor element and a second transistor element. The first transistor element comprises at least one first amorphous region and the second transistor element comprises at least one second amorphous region. A stress-creating layer is formed over the first transistor element. The stress-creating layer does not cover the second transistor element. A first annealing process is performed. The first annealing process is adapted to re-crystallize the first amorphous region and the second amorphous region. After the first annealing process, a second annealing process is performed. The stress-creating layer remains on the semiconductor substrate during the second annealing process.

摘要翻译： 形成半导体结构的方法包括提供包括第一晶体管元件和第二晶体管元件的半导体衬底。 第一晶体管元件包括至少一个第一非晶区，而第二晶体管元件包括至少一个第二非晶区。 应力产生层形成在第一晶体管元件上。 应力产生层不覆盖第二晶体管元件。 执行第一退火处理。 第一退火工艺适于重新结晶第一非晶区域和第二非晶区域。 在第一退火处理之后，进行第二退火处理。 应力产生层在第二退火工艺期间保留在半导体衬底上。

公开(公告)号：US20120223309A1

公开(公告)日：2012-09-06

申请号：US13474934

申请日：2012-05-18

申请人： Anthony Mowry ,  Casey Scott ,  Vassilios Papageorgiou ,  Andy Wei ,  Markus Lenski ,  Andreas Gehring

发明人： Anthony Mowry ,  Casey Scott ,  Vassilios Papageorgiou ,  Andy Wei ,  Markus Lenski ,  Andreas Gehring

IPC分类号： H01L23/58

CPC分类号： H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L22/34 ,  H01L29/165 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833

摘要： By providing a test structure for evaluating the patterning process and/or the epitaxial growth process for forming embedded semiconductor alloys in sophisticated semiconductor devices, enhanced statistical relevance in combination with reduced test time may be accomplished.

摘要翻译： 通过提供用于评估用于在复杂半导体器件中形成嵌入式半导体合金的图案化工艺和/或外延生长工艺的测试结构，可以实现与减少的测试时间相结合的增强的统计相关性。

公开(公告)号：US07939399B2

公开(公告)日：2011-05-10

申请号：US11866461

申请日：2007-10-03

申请人： Anthony Mowry ,  Bernhard Trui ,  Maciej Wiatr ,  Andreas Gehring ,  Andy Wei

发明人： Anthony Mowry ,  Bernhard Trui ,  Maciej Wiatr ,  Andreas Gehring ,  Andy Wei

IPC分类号： H01L21/8238

CPC分类号： H01L29/165 ,  H01L21/26506 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848 ,  H01L29/78618

摘要： A new technique enables providing a stress-inducing alloy having a highly stress-inducing region and a region which is processable by standard processing steps suitable for use in a commercial high volume semiconductor device manufacturing environment. The regions may be formed by a growth process with a varying composition of the growing material or by other methods such as ion implantation. The highly stress-inducing region near the channel region of a transistor may be covered with an appropriate cover.

摘要翻译： 一种新技术能够提供具有高应力诱导区域的应力诱导合金和可通过适用于商业大容量半导体器件制造环境的标准加工步骤加工的区域。 这些区域可以通过具有变化的生长材料组成的生长过程或通过诸如离子注入的其它方法形成。 在晶体管的沟道区附近的高应力诱导区域可以被适当的覆盖层覆盖。