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    Frequency synthesiser
    1.
    发明授权
    Frequency synthesiser 有权
    频率合成器

    公开(公告)号：US09240772B2

    公开(公告)日：2016-01-19

    申请号：US13262626

    申请日：2010-03-30

    申请人： Salvatore Drago ,  Fabio Sebastiano ,  Dominicus Martinus Wilhelmus Leenaerts ,  Lucien Johannes Breems ,  Bram Nauta

    发明人： Salvatore Drago ,  Fabio Sebastiano ,  Dominicus Martinus Wilhelmus Leenaerts ,  Lucien Johannes Breems ,  Bram Nauta

    IPC分类号： H04B1/38 ,  H03K3/03 ,  H03K3/012 ,  H03L7/08 ,  H03L7/087 ,  H03L7/099 ,  H03L7/10 ,  H03L7/18

    CPC分类号： H03K3/0322 ,  H03K3/012 ,  H03L7/0802 ,  H03L7/087 ,  H03L7/0995 ,  H03L7/10 ,  H03L7/18 ,  H03L2207/06 ,  H03L2207/50

    摘要： A low power frequency synthesizer circuit for a radio transceiver, the synthesizer circuit comprising: a digital controlled oscillator configured to generate an output signal (Fo) having a frequency controlled by an input digital control word (DCW); a feedback loop connected between an output and an input of the digital controlled oscillator, the feedback loop configured to provide the digital control word to the input of the digital controlled oscillator from an error derived from an input frequency control word (FCW) and the output signal; and a duty cycle module connected to the digital controlled oscillator and the feedback loop, the duty cycle module configured to generate a plurality of control signals to periodically enable and disable the digital controlled oscillator for a set fraction of clock cycles of an input reference clock signal (RefClock).

    摘要翻译： 一种用于无线电收发器的低功率频率合成器电路，所述合成器电路包括：数字控制振荡器，被配置为产生具有由输入数字控制字（DCW）控制的频率的输出信号（Fo）; 连接在数字控制振荡器的输出和输入端之间的反馈回路，反馈回路被配置为从数字控制振荡器的输入端向从输入频率控制字（FCW）和输出 信号; 以及连接到数字控制振荡器和反馈回路的占空比模块，所述占空比模块被配置为产生多个控制信号，以周期地启用和禁用数字控制振荡器用于输入参考时钟信号的时钟周期的一小部分 （RefClock）。

    FREQUENCY SYNTHESISER
    2.
    发明申请
    FREQUENCY SYNTHESISER 有权
    频率合成器

    公开(公告)号：US20120139587A1

    公开(公告)日：2012-06-07

    申请号：US13262626

    申请日：2010-03-30

    申请人： Salvatore Drago ,  Fabio Sebastiano ,  Dominicus Martinus Wilhelmus Leenaerts ,  Lucien Johannes Breems ,  Bram Nauta

    发明人： Salvatore Drago ,  Fabio Sebastiano ,  Dominicus Martinus Wilhelmus Leenaerts ,  Lucien Johannes Breems ,  Bram Nauta

    IPC分类号： H03B21/00

    CPC分类号： H03K3/0322 ,  H03K3/012 ,  H03L7/0802 ,  H03L7/087 ,  H03L7/0995 ,  H03L7/10 ,  H03L7/18 ,  H03L2207/06 ,  H03L2207/50

    摘要： A low power frequency synthesiser circuit (30) for a radio transceiver, the synthesiser circuit comprising: a digital controlled oscillator (33) configured to generate an output signal (F0) having a frequency controlled by an input digital control word (DCW); a feedback loop (35-38) connected between an output and an input of the digital controlled oscillator, the feedback loop configured to provide the digital control word to the input of the digital controlled oscillator from an error derived from an input frequency control word (FCW) and the output signal; and a duty cycle module (32) connected to the digital controlled oscillator and the feedback loop, the duty cycle module configured to generate a plurality of control signals to periodically enable and disable the digital controlled oscillator for a set fraction of clock cycles of an input reference clock signal (RefClock).

    摘要翻译： 一种用于无线电收发器的低功率频率合成器电路（30），所述合成器电路包括：数字控制振荡器（33），被配置为产生具有由输入数字控制字（DCW）控制的频率的输出信号（F0）; 连接在数字控制振荡器的输出和输入之间的反馈回路（35-38），所述反馈回路被配置为从数字控制振荡器的输入端向从数字控制振荡器的输入提供数字控制字 FCW）和输出信号; 以及连接到数字控制振荡器和反馈回路的占空比模块（32），所述占空比模块被配置为产生多个控制信号，以周期性地启用和禁用数字控制振荡器用于输入的时钟周期的一小部分 参考时钟信号（RefClock）。

    Frequency divider
    3.
    发明授权
    Frequency divider 失效
    分频器

    公开(公告)号：US07671641B1

    公开(公告)日：2010-03-02

    申请号：US10591969

    申请日：2005-03-04

    申请人： Mustafa Acar ,  Dominicus Martinus Wilhelmus Leenaerts ,  Bram Nauta

    发明人： Mustafa Acar ,  Dominicus Martinus Wilhelmus Leenaerts ,  Bram Nauta

    IPC分类号： H03B19/00

    CPC分类号： H03K23/44 ,  H03K3/356121

    摘要： A frequency divider includes a first latch and a second latch. The first latch is configured to receive a clock signal. The first latch is cross-coupled to the second latch. The second latch includes a circuit configured as a low-pass filter. The second latch further includes a differential pair of transistors. Each of the transistors include a drain, a source and a gate. The gates of the at least two transistors configured to receive a signal generated by the first latch. Additionally, the gates of the at least two other transistors are coupled to a control signal for determining a low-pass characteristic of the second latch.

    摘要翻译： 分频器包括第一锁存器和第二锁存器。 第一个锁存器被配置为接收时钟信号。 第一锁存器与第二锁存器交叉耦合。 第二锁存器包括被配置为低通滤波器的电路。 第二锁存器还包括差分对晶体管。 每个晶体管包括漏极，源极和栅极。 所述至少两个晶体管的栅极被配置为接收由第一锁存器产生的信号。 另外，至少两个其它晶体管的栅极耦合到用于确定第二锁存器的低通特性的控制信号。

    Frequency divider
    4.
    发明授权
    Frequency divider 有权
    分频器

    公开(公告)号：US07737738B2

    公开(公告)日：2010-06-15

    申请号：US11573350

    申请日：2005-07-27

    申请人： Mustafa Acar ,  Dominicus Martinus Wilhelmus Leenaerts ,  Bram Nauta

    发明人： Mustafa Acar ,  Dominicus Martinus Wilhelmus Leenaerts ,  Bram Nauta

    IPC分类号： H03K21/00

    CPC分类号： H03K23/54 ,  H03K3/356017 ,  H03K23/542

    摘要： A frequency divider comprising, a first latch circuit and a second latch circuit, the second latch circuit being crossed-coupled to the first latch circuit. Each latch comprises a respective sense amplifier coupled to a respective latch. The sense amplifiers comprise a first clock input for receiving a first clock signal. The latches comprise a second clock input for receiving a second clock signal having a second frequency, the second frequency being substantially double the first frequency.

    摘要翻译： 一种分频器，包括第一锁存电路和第二锁存电路，第二锁存电路与第一锁存电路交叉耦合。 每个锁存器包括耦合到相应锁存器的相应读出放大器。 感测放大器包括用于接收第一时钟信号的第一时钟输入。 锁存器包括用于接收具有第二频率的第二时钟信号的第二时钟输入，第二频率基本上是第一频率的两倍。

    Frequency Divider
    5.
    发明申请
    Frequency Divider 有权
    分频器

    公开(公告)号：US20080265953A1

    公开(公告)日：2008-10-30

    申请号：US11573350

    申请日：2005-07-27

    申请人： Mustafa Acar ,  Dominicus Martinus Wilhelmus Leenaerts ,  Bram Nauta

    发明人： Mustafa Acar ,  Dominicus Martinus Wilhelmus Leenaerts ,  Bram Nauta

    IPC分类号： H03K23/00

    CPC分类号： H03K23/54 ,  H03K3/356017 ,  H03K23/542

    摘要： A frequency divider comprising, a first latch circuit (10) and a second latch circuit (10), the second latch circuit (10′) being crossed-coupled to the first latch circuit (10). Each latch (10; 10′) comprises a respective sense amplifier coupled to a respective latch (11). The sense amplifiers comprise a first clock input for receiving a first clock signal (f, f) and 5 respective complementary first clock signal having a first frequency. The latches (11) comprise a second clock input (2f; 2f) for receiving a second clock signal and respective complementary second clock signal having a second frequency, the second frequency being substantially double the first frequency.

    摘要翻译： 一种分频器，包括第一锁存电路（10）和第二锁存电路（10），第二锁存电路（10'）与第一锁存电路（10）交叉耦合。 每个锁存器（10; 10'）包括耦合到相应的锁存器（11）的相应的读出放大器。 读出放大器包括用于接收具有第一频率的第一时钟信号（f，f）和相应的互补第一时钟信号的第一时钟输入。 锁存器（11）包括用于接收第二时钟信号的第二时钟输入端（2f; 2f）和具有第二频率的相应互补第二时钟信号，第二频率基本上是第一频率的两倍。

    Two-wire interface for digital microphones
    7.
    发明授权
    Two-wire interface for digital microphones 有权
    数字麦克风两线接口

    公开(公告)号：US06853733B1

    公开(公告)日：2005-02-08

    申请号：US10465514

    申请日：2003-06-18

    申请人： Wouter Groothedde ,  Eric Antonius Maria Klumperink ,  Bram Nauta ,  Rudolphe Gustave Hubertus Eschauzier ,  Nico van Rijn

    发明人： Wouter Groothedde ,  Eric Antonius Maria Klumperink ,  Bram Nauta ,  Rudolphe Gustave Hubertus Eschauzier ,  Nico van Rijn

    IPC分类号： H04R1/00 ,  H04R1/10 ,  H04R3/00 ,  H04R19/01

    CPC分类号： H04R1/005 ,  H04R3/00 ,  H04R19/016

    摘要： A two-wire interface for a digital microphone circuit includes a power line and a ground line. The interface utilizes the ground line as a “voltage active line” to transmit both clock and data signals between the digital microphone circuit and a receiving circuit. The digital microphone circuit detects the clock signal on the voltage active line and uses the detected clock signal to operate an ADC to provide digital data. The digital data is used to selectively drive current back to the receiving circuit over the voltage active line. The receiving circuit detects the transmitted data by monitoring the voltage associated with a line termination. The impedance associated with the line termination is switched by the receiver circuit to modulate the clock signal on the voltage active line.

    摘要翻译： 用于数字麦克风电路的双线接口包括电源线和接地线。 该接口利用地线作为“电压有源线”，在数字麦克风电路和接收电路之间传输时钟和数据信号。 数字麦克风电路检测电压有源线上的时钟信号，并使用检测到的时钟信号来操作ADC以提供数字数据。 数字数据用于通过电压有源线选择性地将电流驱动回接收电路。 接收电路通过监视与线路终端相关联的电压来检测发送的数据。 与线路终端相关的阻抗由接收机电路切换，以调制电压有效线路上的时钟信号。

    Line driver with adaptive output impedance
    8.
    发明授权
    Line driver with adaptive output impedance 失效
    线路驱动器具有自适应输出阻抗

    公开(公告)号：US5936393A

    公开(公告)日：1999-08-10

    申请号：US27599

    申请日：1998-02-23

    申请人： Bram Nauta

    发明人： Bram Nauta

    IPC分类号： H04L25/02

    CPC分类号： H04L25/028 ,  H04L25/0278

    摘要： A line driver comprising a first transistor (M1), a first operational transconductance amplifier (A1) and a reference resistor (10) for converting an input voltage (Vin) to a first current (i1) through the first transistor (M1). A second current i2=n*i1 flows through a second transistor (M2) which forms a 1:n current mirror with the first transistor (M1). The current i2 flows to a load (6), if so required via a transmission line (TL). The impedance of the load (6) is equal to the characteristic impedance RL of the transmission line (TL). Thus, the impedance seen by the line driver is equal to RL. A second operational transconductance amplifier (A2) counteracts reflected signals in the output signal (Vout) caused by mismatch between the output impedance of the current mirror (M1, M2) and the impedance seen by the line driver.

    摘要翻译： 一种线驱动器，包括第一晶体管（M1），第一操作跨导放大器（A1）和参考电阻器（10），用于通过第一晶体管（M1）将输入电压（Vin）转换为第一电流（i1）。 第二电流i2 = n * i1流过与第一晶体管（M1）形成1：n电流镜的第二晶体管（M2）。 如果通过传输线（TL）需要，电流i2流向负载（6）。 负载（6）的阻抗等于传输线（TL）的特性阻抗RL。 因此，线路驱动器看到的阻抗等于RL。 第二运算跨导放大器（A2）抵消了由电流镜（M1，M2）的输出阻抗与线路驱动器所看到的阻抗之间的失配引起的输出信号（Vout）中的反射信号。