公开(公告)号：US20080055964A1

公开(公告)日：2008-03-06

申请号：US11850130

申请日：2007-09-05

申请人： Sang-beom KANG ,  Yong-jin YOON ,  Qi WANG

发明人： Sang-beom KANG ,  Yong-jin YOON ,  Qi WANG

IPC分类号： G11C7/00

CPC分类号： G11C13/0069 ,  G11C13/0004 ,  G11C2013/009

摘要： A nonvolatile memory device comprises a first voltage generation unit, a second voltage generation unit, a first circuit block, and a discharge unit. The first voltage generation unit generates a first voltage with a first magnitude. The second voltage generation unit generates a second voltage with a second magnitude greater than the first magnitude. The first circuit block selectively receives the first voltage or the second voltage through an input node. The discharge unit discharges the input node between a time point where the input node has been charged with the second voltage and a time point where the input node receives the first voltage.

摘要翻译： 非易失性存储器件包括第一电压产生单元，第二电压产生单元，第一电路块和放电单元。 第一电压产生单元产生具有第一量值的第一电压。 第二电压产生单元产生具有大于第一幅值的第二幅度的第二电压。 第一电路块通过输入节点选择性地接收第一电压或第二电压。 放电单元在输入节点已经被充电的时间点与第二电压之间和输入节点接收到第一电压的时间点之间对输入节点进行放电。

公开(公告)号：US20130148405A1

公开(公告)日：2013-06-13

申请号：US13653782

申请日：2012-10-17

申请人： Sang-beom KANG ,  Joon-hyung LEE

发明人： Sang-beom KANG ,  Joon-hyung LEE

IPC分类号： G11C29/12 ,  G11C11/02 ,  G11C11/21

CPC分类号： G11C29/08 ,  G11C5/06 ,  G11C8/08 ,  G11C8/10 ,  G11C8/12 ,  G11C11/16 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/1697 ,  G11C13/00 ,  G11C16/10 ,  G11C29/12005 ,  G11C29/18 ,  G11C29/34 ,  G11C2029/1802

摘要： A semiconductor memory device includes a cell array having a plurality of memory cells, each memory cell including a resistive element and a cell transistor between a bit line and a source line, and a source line voltage supply unit configured to supply, in a normal mode, a reference source line voltage to the source line, and in a test mode, a first source line voltage to the source line when data in a first state is recorded and a second source line voltage to the source line when data in a second state is recorded, the first source line voltage being lower than the reference source line voltage, and the second source line voltage being higher than the reference source line voltage.

摘要翻译： 半导体存储器件包括具有多个存储单元的单元阵列，每个存储单元包括位线和源极线之间的电阻元件和单元晶体管，以及源极线电压供给单元，被配置为以正常模式 ，到源极线的参考源极线电压，并且在测试模式中，当记录处于第一状态的数据时，到源极线的第一源极线电压，以及当处于第二状态的数据时到源极线的第二源极线电压 ，第一源极线电压低于基准源极线电压，第二源极线电压高于基准源极线电压。

公开(公告)号：US20080165598A1

公开(公告)日：2008-07-10

申请号：US11957812

申请日：2007-12-17

申请人： Joon-min PARK ,  Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH

发明人： Joon-min PARK ,  Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH

IPC分类号： G11C7/00 ,  G11C11/21

CPC分类号： G11C13/00 ,  G11C8/08 ,  G11C13/0028 ,  G11C13/0069 ,  G11C2013/009

摘要： A non-volatile memory device is employed in which data values are determined by the polarities at both ends of a cell, The non-volatile memory device includes a first decoder which decodes a plurality of predetermined bit values of a row address into a first address and is disposed in a row direction of a memory cell array; a second decoder which decodes the other bit values of the row address into a second address and is disposed in a column direction of the memory cell array; and a driver which applies bias voltages to a word line which corresponds to the first address or the second address in accordance with the data values. By including first and second decoders and decoding a row address in two steps, a bi-directional RRAM according to the present invention can perform addressing at high speeds while reducing chip size.

摘要翻译： 使用非易失性存储器件，其中数据值由单元两端的极性确定。非易失性存储器件包括将行地址的多个预定位值解码为第一地址的第一解码器 并且设置在存储单元阵列的行方向上; 第二解码器，其将所述行地址的其他位值解码为第二地址，并且被布置在所述存储单元阵列的列方向上; 以及根据数据值对与第一地址或第二地址对应的字线施加偏置电压的驱动器。 通过包括第一和第二解码器并以两个步骤对行地址进行解码，根据本发明的双向RRAM可以在降低芯片尺寸的同时以高速执行寻址。

公开(公告)号：US20080212352A1

公开(公告)日：2008-09-04

申请号：US12036414

申请日：2008-02-25

申请人： Hyung-rok OH ,  Sang-beom KANG ,  Woo-yeong CHO ,  Joon-min PARK

发明人： Hyung-rok OH ,  Sang-beom KANG ,  Woo-yeong CHO ,  Joon-min PARK

IPC分类号： G11C5/02 ,  G11C7/00 ,  G11C11/00

CPC分类号： G06F11/1008 ,  G11C5/02

摘要： Embodiments of the invention provide a multi-layer semiconductor memory device and a related error checking and correction (ECC) method. The multi-layer semiconductor memory device includes first and second memory cell array layers, wherein the first memory cell array layer stores first payload data. The multi-layer semiconductor memory device also includes an ECC engine selectively connected to the second memory cell array layer and configured to receive the first payload data, generate first parity data corresponding to the first payload data, and store the first parity data exclusively in the second memory cell array layer.

摘要翻译： 本发明的实施例提供了一种多层半导体存储器件和相关的错误检查和校正（ECC）方法。 多层半导体存储器件包括第一和第二存储单元阵列层，其中第一存储单元阵列层存储第一有效载荷数据。 多层半导体存储器件还包括选择性地连接到第二存储单元阵列层并被配置为接收第一有效载荷数据的ECC引擎，生成与第一有效载荷数据相对应的第一奇偶校验数据，并将第一奇偶校验数据专门存储在 第二存储单元阵列层。

公开(公告)号：US20080198646A1

公开(公告)日：2008-08-21

申请号：US12031115

申请日：2008-02-14

申请人： Joon-min PARK ,  Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH

发明人： Joon-min PARK ,  Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH

IPC分类号： G11C11/00 ,  G11C29/00 ,  G11C17/18 ,  G11C8/00

CPC分类号： G11C13/0007 ,  G11C5/025 ,  G11C29/787 ,  G11C29/808 ,  G11C29/846 ,  G11C2213/31 ,  G11C2213/71 ,  G11C2213/72

摘要： The present invention provides a nonvolatile memory device that uses a resistance material. The nonvolatile memory device includes: a stacked memory cell array having a plurality of memory cell layers stacked in a vertical direction, the stacked memory cell array having at least one memory cell group and at least one redundancy memory cell group; and a repair control circuit coupled to the stacked memory cell array, the repair control circuit configured to repair a defective one of the at least one memory cell group with a selected one of the at least one redundancy memory cell group. The features that enable repair improve the fabrication yield of the nonvolatile memory device.

摘要翻译： 本发明提供一种使用电阻材料的非易失性存储器件。 非易失性存储器件包括：堆叠存储单元阵列，具有沿垂直方向堆叠的多个存储单元层，所述堆叠存储单元阵列具有至少一个存储单元组和至少一个冗余存储单元组; 以及修复控制电路，其耦合到所述堆叠的存储单元阵列，所述修复控制电路被配置为用所述至少一个冗余存储器单元组中的所选择的一个来修复所述至少一个存储单元组中的有缺陷的一个。 能够修复的特征提高了非易失性存储器件的制造成品率。

公开(公告)号：US20080198645A1

公开(公告)日：2008-08-21

申请号：US12031085

申请日：2008-02-14

申请人： Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH ,  Joon-min PARK

发明人： Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH ,  Joon-min PARK

IPC分类号： G11C11/00 ,  G11C7/02

CPC分类号： G11C7/067 ,  G11C5/025 ,  G11C5/04 ,  G11C7/062 ,  G11C8/10 ,  G11C8/14 ,  G11C11/16 ,  G11C13/00 ,  G11C13/0004 ,  G11C13/0028 ,  G11C13/004 ,  G11C2013/0054 ,  G11C2207/063 ,  G11C2213/71 ,  G11C2213/72

摘要： A nonvolatile memory device includes a stack-type memory cell array, a selection circuit and a read circuit. The memory cell array includes multiple memory cell layers and a reference cell layer, which are vertically laminated. Each of the memory cell layers includes multiple nonvolatile memory cells for storing data, and the reference cell layer includes multiple reference cells for storing reference data. The selection circuit selects a nonvolatile memory cell from the memory cell layers and at least one reference cell, corresponding to the selected nonvolatile memory cell, from the reference cell layer. The read circuit supplies a read bias to the selected nonvolatile memory cell and the selected reference cell corresponding to the selected nonvolatile memory cell, and reads data from the selected nonvolatile memory cell.

摘要翻译： 非易失性存储器件包括堆叠型存储单元阵列，选择电路和读取电路。 存储单元阵列包括垂直层叠的多个存储单元层和参考单元层。 每个存储单元层包括用于存储数据的多个非易失性存储单元，参考单元层包括用于存储参考数据的多个参考单元。 选择电路从参考单元层从存储单元层和对应于所选择的非易失性存储单元的至少一个参考单元选择非易失性存储单元。 读取电路向所选择的非易失性存储单元和与所选择的非易失性存储单元相对应的所选择的参考单元提供读偏置，并从所选择的非易失性存储单元读取数据。

公开(公告)号：US20080165566A1

公开(公告)日：2008-07-10

申请号：US11958432

申请日：2007-12-18

申请人： Joon-min PARK ,  Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH

发明人： Joon-min PARK ,  Sang-beom KANG ,  Woo-yeong CHO ,  Hyung-rok OH

IPC分类号： G11C11/00 ,  G11C8/00 ,  G11C7/00

CPC分类号： G11C13/00 ,  G11C13/0069 ,  G11C2013/0088 ,  G11C2013/009

摘要： A non-volatile memory device, in which data values are determined by polarities at cell terminals, includes a memory cell array. The memory cell array is divided into multiple sub cell arrays, each sub cell array including at least one input/output line and an X-decoder/driver. First input/output lines included in different sub cell arrays may be simultaneously activated and bias voltages may be applied to the activated first input/output lines in accordance with the data values. The non-volatile memory device may be a bi-directional resistive random access memory (RRAM).

摘要翻译： 其中数据值由单元终端的极性确定的非易失性存储器件包括存储单元阵列。 存储单元阵列被分成多个子单元阵列，每个子单元阵列包括至少一个输入/输出线和X解码器/驱动器。 可以同时激活包括在不同子单元阵列中的第一输入/输出线，并且可以根据数据值将偏置电压施加到激活的第一输入/输出线。 非易失性存储器件可以是双向电阻随机存取存储器（RRAM）。

公开(公告)号：US20080106924A1

公开(公告)日：2008-05-08

申请号：US11844511

申请日：2007-08-24

申请人： Woo-yeong CHO ,  Du-eung KIM ,  Sang-beom KANG

发明人： Woo-yeong CHO ,  Du-eung KIM ,  Sang-beom KANG

IPC分类号： G11C11/00

CPC分类号： G11C8/14 ,  G11C13/00 ,  G11C13/0023 ,  G11C13/0028 ,  G11C13/0069 ,  G11C2213/79

摘要： A resistive memory device is provided. The resistive memory device includes word lines arranged in M rows, bit lines arranged in N columns, local source lines arranged in M/2 rows, and resistive memory cells arranged in M rows and N columns. Each of the resistive memory cells includes a resistance variable element having a first electrode connected to a corresponding bit line, and a cell transistor having a first terminal connected to a second electrode of the resistance variable element, a second terminal connected to a corresponding local source line, and a control terminal connected to a corresponding word line. The local source line is commonly connected to the second terminals of the cell transistors of the two neighboring rows.

摘要翻译： 提供了一种电阻式存储器件。 电阻式存储装置包括排列成M行的字线，以N列排列的位线，以M / 2行排列的局部源极线以及布置成M行N列的电阻存储单元。 每个电阻存储单元包括电阻可变元件，电阻可变元件具有连接到对应的位线的第一电极，以及单元晶体管，其具有连接到电阻可变元件的第二电极的第一端子，连接到相应的本地源极的第二端子 线路和连接到相应字线的控制终端。 本地源极线通常连接到两个相邻行的单元晶体管的第二端子。

公开(公告)号：US20080016271A1

公开(公告)日：2008-01-17

申请号：US11779476

申请日：2007-07-18

申请人： Beak-hyung CHO ,  Sang-beom KANG ,  Hyung-rok OH

发明人： Beak-hyung CHO ,  Sang-beom KANG ,  Hyung-rok OH

IPC分类号： G06F12/00

CPC分类号： G11C13/0004 ,  G11C13/0038 ,  G11C13/0069

摘要： A semiconductor memory device includes: phase-change memory cells whose states change to a set resistance state or a reset resistance state in response to an applied current pulse; a set pulse driving circuit outputting a set current pulse having first through n-th stages in response to a first control signal and a set control signals wherein current amounts of the first through n-th stages are sequentially reduced and are all greater than a reference current amount; a reset pulse driving circuit outputting a reset current pulse in response to a second control signal; a pull-down device activating the set pulse driving circuit and the reset pulse driving circuit in response to a third control signal; and a write driver control circuit outputting the first through third control signals in response to write data, a set pulse width control signal, and a reset pulse width control signal.

摘要翻译： 半导体存储器件包括：响应于所施加的电流脉冲，其状态改变为设定电阻状态或复位电阻状态的相变存储器单元; 设置脉冲驱动电路，响应于第一控制信号输出具有第一到第n级的设定电流脉冲，以及设置控制信号，其中第一至第n级的当前量被顺序地减小并且都大于参考 现金额 复位脉冲驱动电路，响应于第二控制信号输出复位电流脉冲; 响应于第三控制信号激活所述设定脉冲驱动电路和所述复位脉冲驱动电路的下拉装置; 以及响应写入数据，设定的脉冲宽度控制信号和复位脉冲宽度控制信号而输出第一至第三控制信号的写入驱动器控制电路。