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    Independent Control Of Processor Core Retention States
    2.
    发明申请
    Independent Control Of Processor Core Retention States 有权
    处理器核心保留状态的独立控制

    公开(公告)号：US20140189225A1

    公开(公告)日：2014-07-03

    申请号：US13729833

    申请日：2012-12-28

    申请人： Shaun M. Conrad ,  Stephen H. Gunther ,  Jeremy J. Shrall ,  Anant S. Deval ,  Sanjeev S. Jahagirdar

    发明人： Shaun M. Conrad ,  Stephen H. Gunther ,  Jeremy J. Shrall ,  Anant S. Deval ,  Sanjeev S. Jahagirdar

    IPC分类号： G06F1/32 ,  G11C7/10

    CPC分类号： G06F1/3296 ,  G06F1/3243 ,  Y02D10/152 ,  Y02D10/172

    摘要： In an embodiment, a processor includes a first processor core, a second processor core, a first voltage regulator to provide a first voltage to the first processor core with a first active value when the first processor core is active, and a second voltage regulator to provide a second voltage to the second processor core with a second active value when the second processor core is active. Responsive to a request to place the first processor core in a first low power state with an associated first low power voltage value, the first voltage regulator is to reduce the first voltage to a second low power voltage value that is less than the first low power voltage value, independent of the second voltage regulator. First data stored in a first register of the first processor core is retained at the second low power value. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，处理器包括第一处理器核心，第二处理器核心，第一电压调节器，以在第一处理器核心活动时向第一处理器核心提供具有第一有效值的第一电压;以及第二电压调节器， 当第二处理器核心活动时，向第二处理器核心提供具有第二有效值的第二电压。 响应于将第一处理器核放置在具有相关联的第一低功率电压值的第一低功率状态的请求，第一电压调节器将第一电压降低到小于第一低功率电压的第二低功率电压值 电压值，独立于第二电压调节器。 存储在第一处理器核心的第一寄存器中的第一数据保持在第二低功率值。 描述和要求保护其他实施例。

    Controlling Configurable Peak Performance Limits Of A Processor
    3.
    发明申请
    Controlling Configurable Peak Performance Limits Of A Processor 有权
    控制处理器的可配置峰值性能限制

    公开(公告)号：US20140181538A1

    公开(公告)日：2014-06-26

    申请号：US13724732

    申请日：2012-12-21

    申请人： Jeremy J. Shrall ,  Stephen H. Gunther ,  Krishnakanth V. Sistla ,  Ryan D. Wells ,  Shaun M. Conrad

    发明人： Jeremy J. Shrall ,  Stephen H. Gunther ,  Krishnakanth V. Sistla ,  Ryan D. Wells ,  Shaun M. Conrad

    IPC分类号： G06F1/26

    CPC分类号： G06F1/3243 ,  G06F1/324 ,  G06F3/14 ,  Y02D10/152

    摘要： In one embodiment, the present invention includes a processor having a plurality of cores each to execute instructions, a non-volatile storage to store maximum peak operating frequency values each a function of a given number of active cores, a configuration storage to store frequency limits each corresponding to one of the maximum peak operating frequency values or a configurable clip frequency value less than the maximum peak operating frequency value. In turn, a power controller is configured to limit operating frequency of the cores to a corresponding frequency limit obtained from the configuration storage. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，本发明包括具有多个核的处理器，每个核每个用于执行指令;非易失性存储器，用于存储最大峰值操作频率值，每一个是给定数量的活动核心的功能;存储频率限制的配置存储 每个对应于最大峰值工作频率值之一或可配置的剪辑频率值小于最大峰值工作频率值。 反过来，功率控制器被配置为将芯的操作频率限制到从配置存储获得的相应频率限制。 描述和要求保护其他实施例。

    Method and apparatus for atomic frequency and voltage changes
    5.
    发明授权
    Method and apparatus for atomic frequency and voltage changes 有权
    原子频率和电压变化的方法和装置

    公开(公告)号：US08912830B2

    公开(公告)日：2014-12-16

    申请号：US13976693

    申请日：2012-03-28

    申请人： Shaun M. Conrad ,  Jeremy J. Shrall

    发明人： Shaun M. Conrad ,  Jeremy J. Shrall

    IPC分类号： H03L7/06 ,  G06F1/32 ,  H03L7/00 ,  H03K3/012

    CPC分类号： H03K3/012 ,  G06F1/324 ,  G06F1/3243 ,  H03L7/00 ,  Y02D10/126 ,  Y02D10/152

    摘要： A method and apparatus for atomic frequency and voltage changes in the processor. In one embodiment of the invention, the atomic frequency and voltage changes in the processor is feasible due to the enabling technology of fully integrated voltage regulators (FIVR) that are integrated in the processor. FIVR allows independent configuration of each core in the processor and the configuration includes, but is not limited to, voltage setting, frequency setting, clock setting and other parameters that affects the power consumption of each core.

    摘要翻译： 一种处理器中原子频率和电压变化的方法和装置。 在本发明的一个实施例中，由于集成在处理器中的完全集成的稳压器（FIVR）的使能技术，处理器中的原子频率和电压变化是可行的。 FIVR允许处理器中每个核心的独立配置，并且配置包括但不限于影响每个核心的功耗的电压设置，频率设置，时钟设置和其他参数。

    METHOD AND APPARATUS FOR ATOMIC FREQUENCY AND VOLTAGE CHANGES
    6.
    发明申请
    METHOD AND APPARATUS FOR ATOMIC FREQUENCY AND VOLTAGE CHANGES 有权
    原子频率和电压变化的方法和装置

    公开(公告)号：US20140159785A1

    公开(公告)日：2014-06-12

    申请号：US13976693

    申请日：2012-03-28

    申请人： Shaun M. Conrad ,  Jeremy J. Shrall

    发明人： Shaun M. Conrad ,  Jeremy J. Shrall

    IPC分类号： H03K3/012 ,  H03L7/00

    CPC分类号： H03K3/012 ,  G06F1/324 ,  G06F1/3243 ,  H03L7/00 ,  Y02D10/126 ,  Y02D10/152

    摘要： A method and apparatus for atomic frequency and voltage changes in the processor. In one embodiment of the invention, the atomic frequency and voltage changes in the processor is feasible due to the enabling technology of fully integrated voltage regulators (FIVR) that are integrated in the processor. FIVR allows independent configuration of each core in the processor and the configuration includes, but is not limited to, voltage setting, frequency setting, clock setting and other parameters that affects the power consumption of each core.

    摘要翻译： 一种处理器中原子频率和电压变化的方法和装置。 在本发明的一个实施例中，由于集成在处理器中的完全集成稳压器（FIVR）的使能技术，处理器中的原子频率和电压变化是可行的。 FIVR允许处理器中每个核心的独立配置，并且配置包括但不限于影响每个核心的功耗的电压设置，频率设置，时钟设置和其他参数。

    Providing An Inter-Arrival Access Timer In A Processor
    7.
    发明申请
    Providing An Inter-Arrival Access Timer In A Processor 有权
    在处理器中提供访问间接访问计时器

    公开(公告)号：US20140149759A1

    公开(公告)日：2014-05-29

    申请号：US13685853

    申请日：2012-11-27

    申请人： Neena Conrad ,  Shaun M. Conrad ,  Stephen H. Gunther

    发明人： Neena Conrad ,  Shaun M. Conrad ,  Stephen H. Gunther

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3243 ,  G06F1/3228 ,  Y02D10/152

    摘要： In an embodiment, a processor includes multiple cores each to independently execute instructions and a power control unit (PCU) coupled to the cores to control power consumption of the processor. In turn, the PCU includes a control logic to cause the processor to re-enter a first package low power state responsive to expiration of an inter-arrival timer, where this expiration indicates that a time duration subsequent to a transaction received in the processor has occurred. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，处理器包括各自独立地执行指令的多个核心以及耦合到核心的功率控制单元（PCU），以控制处理器的功耗。 反过来，PCU包括控制逻辑，以使得处理器响应到达到达定时器的到期而重新进入第一包低功率状态，其中该到期指示在处理器中接收的事务之后的持续时间具有 发生。 描述和要求保护其他实施例。

    TECHNIQUES FOR ENTERING A LOW-POWER LINK STATE
    8.
    发明申请
    TECHNIQUES FOR ENTERING A LOW-POWER LINK STATE 有权
    输入低功率连接状态的技术

    公开(公告)号：US20100115312A1

    公开(公告)日：2010-05-06

    申请号：US12685874

    申请日：2010-01-12

    申请人： Shaun M. Conrad ,  Robert J. Safranek ,  Selim Bilgin

    发明人： Shaun M. Conrad ,  Robert J. Safranek ,  Selim Bilgin

    IPC分类号： G06F1/32

    CPC分类号： H04W52/28 ,  H04L1/0045 ,  H04L1/0057 ,  H04L1/0061 ,  H04W52/287 ,  H04W52/48

    摘要： Techniques to cause a point-to-point link between system components to engage in a negotiation process that may lead to the link transitioning from an active state in which data may be transmitted between system components to a low power state where data may not be transmitted. The negotiation process may occur between each pair of nodes within an electronic system that are interconnected via point-to-point link. The negotiation may ensure that there are no pending transactions or transactions that may occur within an upcoming period of time. Through this negotiation each component acknowledges and agrees to transition the link to the low power state.

    摘要翻译： 导致系统组件之间的点对点链路参与可能导致从数据可能在系统组件之间传输到活动状态的链接到可能不被传输数据的低功率状态的协商过程的技术 。 协商过程可能发生在通过点对点链路互连的电子系统内的每对节点之间。 谈判可以确保在即将到来的时间段内没有可能发生的待处理交易或交易。 通过此协商，每个组件确认并同意将链路转换为低功率状态。

    Apparatus And Method To Manage Energy Usage Of A Processor
    9.
    发明申请
    Apparatus And Method To Manage Energy Usage Of A Processor 有权
    一种处理器能量使用的装置和方法

    公开(公告)号：US20140189402A1

    公开(公告)日：2014-07-03

    申请号：US13729908

    申请日：2012-12-28

    申请人： Shaun M. Conrad ,  Stephen H. Gunther

    发明人： Shaun M. Conrad ,  Stephen H. Gunther

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3203 ,  G06F1/3206 ,  G06F1/3296 ,  Y02D10/172 ,  Y02D50/20

    摘要： In an embodiment, a processor includes at least one processor core and power control logic having energy usage logic to predict an energy usage of the processor and a voltage regulator coupled to the processor, during a low power period according to a first voltage regulator control mode and a second voltage regulator control mode, and to control the voltage regulator based at least in part on the predicted energy usage. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，处理器包括至少一个处理器核心和功率控制逻辑，其具有能量使用逻辑，以根据第一电压调节器控制模式在低功率周期期间预测处理器和耦合到处理器的电压调节器的能量使用 以及第二电压调节器控制模式，并且至少部分地基于所预测的能量使用来控制所述电压调节器。 描述和要求保护其他实施例。