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    Method and system for determining minimum post production test time required on an integrated circuit device to achieve optimum reliability
    1.
    发明授权
    Method and system for determining minimum post production test time required on an integrated circuit device to achieve optimum reliability 有权
    用于确定集成电路设备实现最佳可靠性所需的最小后期制作测试时间的方法和系统

    公开(公告)号：US07139944B2

    公开(公告)日：2006-11-21

    申请号：US10604887

    申请日：2003-08-25

    申请人： Tange Nan Barbour ,  Thomas S. Barnett ,  Matthew Sean Grady ,  William Vincent Huott ,  Michael Richard Ouellette

    发明人： Tange Nan Barbour ,  Thomas S. Barnett ,  Matthew Sean Grady ,  William Vincent Huott ,  Michael Richard Ouellette

    IPC分类号： G11C29/00 ,  G06F11/00

    CPC分类号： G11C29/44 ,  G11C29/56008 ,  G11C2029/1208 ,  G11C2029/4402

    摘要： A method and system for determining minimum post production test time on an integrated circuit device to achieve optimal reliability of that device utilizing defect counts. The number of defective cells or active elements with defective cells (DEFECTS) on the integrated circuit device are counted and this count serves as a basis for determining the minimum test time. A higher number of DEFECTS results in longer post production testing in order to achieve optimum reliability of the integrated circuit device. The number of DEFECTS can be counted on a device internal to the integrated circuit device and made available to determine the minimum required test time. The number of DEFECTS can also be obtained external to the integrated circuit device by intercepting information routed to another device. Information provided internally and externally can also reveal the physical location of DEFECTS to further refine the minimum required test time.

    摘要翻译： 一种用于在集成电路器件上确定最小后期制作测试时间以实现利用缺陷计数的该器件的最佳可靠性的方法和系统。 对集成电路装置上的缺陷单元或缺陷单元（DEFECTS）的有缺陷单元的数量进行计数，该计数作为确定最小测试时间的基础。 更高数量的缺陷导致更长的后期测试，以实现集成电路器件的最佳可靠性。 DEFECTS的数量可以在集成电路设备内部的设备上进行计数，并可用于确定最低要求的测试时间。 还可以通过拦截路由到另一设备的信息，在集成电路设备外部获得缺陷数量。 内部和外部提供的信息还可以显示缺陷的物理位置，以进一步完善最低要求的测试时间。

    LSSD compatibility for GSD unified global clock buffers
    2.
    发明授权
    LSSD compatibility for GSD unified global clock buffers 有权
    LSSD兼容GSD统一全局时钟缓冲区

    公开(公告)号：US08117579B2

    公开(公告)日：2012-02-14

    申请号：US12023337

    申请日：2008-01-31

    申请人： James Douglas Warnock ,  Wendel Dieter ,  David E. Lackey ,  William Vincent Huott ,  Leon Jacob Sigal ,  Louis Bernard Bushard ,  Sang Hoo Dhong

    发明人： James Douglas Warnock ,  Wendel Dieter ,  David E. Lackey ,  William Vincent Huott ,  Leon Jacob Sigal ,  Louis Bernard Bushard ,  Sang Hoo Dhong

    IPC分类号： G06F17/50

    CPC分类号： G01R31/318594 ,  G01R31/318552

    摘要： A method, system and program are provided for generating level sensitive scan design (LSSD) clock signals from a general scan design (GSD) clock buffer using an intermediate clock signal and one or more first mode control signals to generate a plurality of LSSD clock signals from an output section of the GSD clock buffer that receives the intermediate clock signal and the first mode control signal(s), where the GSD clock buffer is also configured to generate a plurality of GSD clock signals in response to receiving a GSD mode, generating an intermediate clock signal from the input section of the GSD clock buffer in response receiving a GSD mode signal.

    摘要翻译： 提供了一种方法，系统和程序，用于使用中间时钟信号和一个或多个第一模式控制信号从一般扫描设计（GSD）时钟缓冲器产生电平敏感扫描设计（LSSD）时钟信号，以产生多个LSSD时钟信号 从GSD时钟缓冲器的输出部分接收中间时钟信号和第一模式控制信号，其中GSD时钟缓冲器还被配置为响应于接收到GSD模式产生多个GSD时钟信号，产生 来自GSD时钟缓冲器的输入部分的中间时钟信号响应于接收GSD模式信号。

    Multifunctional latch circuit for use with both SRAM array and self test device
    3.
    发明授权
    Multifunctional latch circuit for use with both SRAM array and self test device 失效
    多功能锁存电路，用于SRAM阵列和自检装置

    公开(公告)号：US07099201B1

    公开(公告)日：2006-08-29

    申请号：US11055043

    申请日：2005-02-10

    申请人： Andrew James Bianchi ,  Yuen Hung Chan ,  William Vincent Huott ,  Michael Ju Hyeok Lee ,  Edelmar Seewann ,  Philip George Shephard, III

    发明人： Andrew James Bianchi ,  Yuen Hung Chan ,  William Vincent Huott ,  Michael Ju Hyeok Lee ,  Edelmar Seewann ,  Philip George Shephard, III

    IPC分类号： G11C7/10

    CPC分类号： G11C29/1201 ,  G11C11/41 ,  G11C11/419 ,  G11C29/12

    摘要： An apparatus and method is provided that combines both self test and functional features in a single latch circuit, which may be used with an SRAM array and is usefully embodied as an L1-L2 latch. During partial writes from an SRAM array, data bits of unknown state are inhibited from entering the latch circuit, while data for testing is allowed to enter. In one useful embodiment of the invention the latch circuit is used with a mode control that provides mode select signals to operate the latch circuit in one of a plurality of modes, including at least full write and partial write modes. The latch circuit further includes a data hold circuit for selectively receiving and storing data coupled to the latch circuit. A first enabling circuit responsive to the mode select signals enables the hold circuit to receive all the data contained in the array during a full write mode, and further enables the hold circuit to receive only some of the data bits contained in the array during a partial write mode.

    摘要翻译： 提供了一种在单个锁存电路中组合自检和功能特征的装置和方法，其可以与SRAM阵列一起使用，并且被有效地实现为L1-L2锁存器。 在从SRAM阵列的部分写入期间，未知状态的数据位被禁止进入锁存电路，而用于测试的数据被允许进入。 在本发明的一个有用的实施例中，锁存电路与提供模式选择信号的模式控制一起使用，以便以至少全写和部分写模式的多种模式之一来操作锁存电路。 锁存电路还包括数据保持电路，用于选择性地接收和存储耦合到锁存电路的数据。 响应于模式选择信号的第一使能电路使得保持电路能够在完全写入模式期间接收包含在阵列中的所有数据，并且还允许保持电路仅在部分时钟期间仅接收阵列中包含的一些数据位 写模式。

    Programmable ABIST microprocessor for testing arrays with two logical views
    4.
    发明授权
    Programmable ABIST microprocessor for testing arrays with two logical views 失效
    可编程ABIST微处理器，用于测试具有两个逻辑视图的阵列

    公开(公告)号：US5661732A

    公开(公告)日：1997-08-26

    申请号：US572841

    申请日：1995-12-14

    申请人： Tin-Chee Lo ,  William Vincent Huott

    发明人： Tin-Chee Lo ,  William Vincent Huott

    IPC分类号： G06F11/22 ,  G06F11/267 ,  G06F11/273 ,  G11C29/00 ,  G11C29/10 ,  G11C29/16 ,  G11C29/32

    CPC分类号： G06F11/22 ,  G01R31/318385 ,  G06F11/2236 ,  G06F11/2294 ,  G11C29/16 ,  G11C29/789 ,  G11C29/10 ,  G11C29/32

    摘要： Computer system element has a VLSI array with redundant areas and an ABIST (Array Built-In Self Test system). The ABIST controller allows self test functions (e.g. test patterns, read/write access, and test sequences) to be used with dual logical views to reduce test time. The ABIST generates pseudo-random address patterns for improved test coverage. A jump-to-third pointer control command enables branching to perform looping after a background has been filled. A data register is divided into multiple sections to enable a Walking/Marching pattern to be executed individually and concurrently in the dual views to further reduce test times.

    摘要翻译： 计算机系统元件具有冗余区域的VLSI阵列和ABIST（阵列内置自检系统）。 ABIST控制器允许自检功能（例如测试模式，读/写访问和测试序列）与双逻辑视图一起使用以减少测试时间。 ABIST生成伪随机地址模式，以提高测试覆盖率。 跳转到第三个指针控制命令使分支在后台填充后执行循环。 数据寄存器被分成多个部分，以便在双重视图中单独并行地执行步行/行进模式，以进一步减少测试时间。

    BIST address generation architecture for multi-port memories
    5.
    发明授权
    BIST address generation architecture for multi-port memories 失效
    用于多端口存储器的BIST地址生成架构

    公开(公告)号：US07536613B2

    公开(公告)日：2009-05-19

    申请号：US10843608

    申请日：2004-05-11

    申请人： William Vincent Huott ,  Pradip Patel ,  Daniel Rodko

    发明人： William Vincent Huott ,  Pradip Patel ,  Daniel Rodko

    IPC分类号： G11C29/00 ,  G11C7/10

    CPC分类号： G06F11/27

    摘要： Disclosed is testing multi-port array macros where latches and logic are used to control the relationship between the write and read port of the array. This makes allowance for many different configurations of reading and writing the array. This also allows for greater test coverage than the previous method, which simply inverted one of the write address bits to form the read address.

    摘要翻译： 公开了测试多端口阵列宏，其中使用锁存器和逻辑来控制阵列的写入和读取端口之间的关系。 这使得读取和写入阵列的许多不同配置成为可能。 这也允许比以前的方法更大的测试覆盖率，其简单地将写入地址位之一反转以形成读取地址。

    LSSD compatibility for GSD unified global clock buffers
    8.
    发明申请
    LSSD compatibility for GSD unified global clock buffers 有权
    LSSD兼容GSD统一全局时钟缓冲区

    公开(公告)号：US20090199036A1

    公开(公告)日：2009-08-06

    申请号：US12023337

    申请日：2008-01-31

    申请人： James D. Warnock ,  Wendel Dieter ,  David E. Lackey ,  William Vincent Huott ,  Leon Jacob Sigal ,  Louis Bernard Bushard ,  Sang Hoo Dhong

    发明人： James D. Warnock ,  Wendel Dieter ,  David E. Lackey ,  William Vincent Huott ,  Leon Jacob Sigal ,  Louis Bernard Bushard ,  Sang Hoo Dhong

    IPC分类号： G06F1/00

    CPC分类号： G01R31/318594 ,  G01R31/318552

    摘要： A method, system and program are provided for generating level sensitive scan design (LSSD) clock signals from a general scan design (GSD) clock buffer using an intermediate clock signal and one or more first mode control signals to generate a plurality of LSSD clock signals from an output section of the GSD clock buffer that receives the intermediate clock signal and the first mode control signal(s), where the GSD clock buffer is also configured to generate a plurality of GSD clock signals in response to receiving a GSD mode, generating an intermediate clock signal from the input section of the GSD clock buffer in response receiving a GSD mode signal.

    摘要翻译： 提供了一种方法，系统和程序，用于使用中间时钟信号和一个或多个第一模式控制信号从一般扫描设计（GSD）时钟缓冲器产生电平敏感扫描设计（LSSD）时钟信号，以产生多个LSSD时钟信号 从GSD时钟缓冲器的输出部分接收中间时钟信号和第一模式控制信号，其中GSD时钟缓冲器还被配置为响应于接收GSD模式产生多个GSD时钟信号，产生 来自GSD时钟缓冲器的输入部分的中间时钟信号响应于接收GSD模式信号。