公开(公告)号：US06767780B2

公开(公告)日：2004-07-27

申请号：US10331590

申请日：2002-12-31

申请人： Yong-Sun Sohn ,  Chang-Woo Ryoo ,  Jeong-Youb Lee

发明人： Yong-Sun Sohn ,  Chang-Woo Ryoo ,  Jeong-Youb Lee

IPC分类号： H01L218238

CPC分类号： H01L29/6659 ,  H01L21/26586 ,  H01L21/823807 ,  H01L21/823892 ,  H01L27/0921 ,  H01L29/1083 ,  H01L29/7833

摘要： A method for fabricating a CMOS transistor is disclosed. The present invention provides a method for producing a CMOS transistor having enhanced performance since a short channel characteristic and operation power can be controlled by the duplicate punch stop layer of the pMOS region and the operation power of the nMOS is also controlled by dopant concentration of the duplicated LDD region combined by the first LDD region and the second LDD region.

摘要翻译： 公开了一种制造CMOS晶体管的方法。 本发明提供了一种具有增强性能的CMOS晶体管的制造方法，因为可以通过pMOS区域的复制冲击阻挡层控制短沟道特性和操作功率，并且nMOS的操作功率也由掺杂剂浓度 由第一LDD区域和第二LDD区域组合的复制LDD区域。

公开(公告)号：US06879006B2

公开(公告)日：2005-04-12

申请号：US10809350

申请日：2004-03-26

申请人： Yong-Sun Sohn ,  Chang-Woo Ryoo ,  Jeong-Youb Lee

发明人： Yong-Sun Sohn ,  Chang-Woo Ryoo ,  Jeong-Youb Lee

IPC分类号： H01L21/265 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/10 ,  H01L29/78 ,  H01L29/76

CPC分类号： H01L29/6659 ,  H01L21/26586 ,  H01L21/823807 ,  H01L21/823892 ,  H01L27/0921 ,  H01L29/1083 ,  H01L29/7833

摘要： A method for fabricating a CMOS transistor is disclosed. The present invention provides a method for producing a CMOS transistor having enhanced performance since a short channel characteristic and operation power can be controlled by the duplicate punch stop layer of the pMOS region and the operation power of the nMOS is also controlled by dopant concentration of the duplicated LDD region combined by the first LDD region and the second LDD region.

摘要翻译： 公开了一种制造CMOS晶体管的方法。 本发明提供了一种具有增强性能的CMOS晶体管的制造方法，因为可以通过pMOS区域的复制冲击阻挡层控制短沟道特性和操作功率，并且nMOS的操作功率也由掺杂剂浓度 由第一LDD区域和第二LDD区域组合的复制LDD区域。

公开(公告)号：US20070215959A1

公开(公告)日：2007-09-20

申请号：US11713877

申请日：2007-03-05

申请人： Jin-Wook Lee ,  Chang-Woo Ryoo ,  Tai-Su Park ,  U-In Chung ,  Yu-Gyun Shin

发明人： Jin-Wook Lee ,  Chang-Woo Ryoo ,  Tai-Su Park ,  U-In Chung ,  Yu-Gyun Shin

IPC分类号： H01L29/94

CPC分类号： H01L29/4941 ,  H01L21/28061

摘要： A semiconductor device may include a semiconductor substrate, first and second source/drain regions on a surface of the semiconductor substrate, and a channel region on the surface of the semiconductor substrate with the channel region between the first and second source/drain regions. An insulating layer pattern may be on the channel region, a first conductive layer pattern may be on the insulating layer, and a second conductive layer pattern may be on the first conductive layer pattern. The insulating layer pattern may be between the first conductive layer pattern and the channel region, and the first conductive layer pattern may include boron doped polysilicon with a surface portion having an accumulation of silicon boronide. The first conductive layer pattern may be between the second conductive layer pattern and the insulating layer pattern, and the second conductive layer pattern may include tungsten. Related methods are also discussed.

摘要翻译： 半导体器件可以包括半导体衬底，半导体衬底的表面上的第一和第二源极/漏极区域以及在第一和第二源极/漏极区域之间具有沟道区域的半导体衬底的表面上的沟道区域。 绝缘层图案可以在沟道区上，第一导电层图案可以在绝缘层上，并且第二导电层图案可以在第一导电层图案上。 绝缘层图案可以在第一导电层图案和沟道区之间，并且第一导电层图案可以包括硼掺杂多晶硅，表面部分具有硅化硼的积累。 第一导电层图案可以在第二导电层图案和绝缘层图案之间，并且第二导电层图案可以包括钨。 还讨论了相关方法。

公开(公告)号：US06767808B2

公开(公告)日：2004-07-27

申请号：US10331579

申请日：2002-12-31

申请人： Chang-Woo Ryoo

发明人： Chang-Woo Ryoo

IPC分类号： H01L2104

CPC分类号： H01L21/324 ,  H01L21/2658 ,  H01L29/1033 ,  H01L29/66575 ,  H01L29/78

摘要： A method for forming a p-channel metal-oxide semiconductor(PMOS) device is suitable for reducing the width of change of a threshold voltage by preventing a deterioration of a uniformity of dopants due to out diffusion and segregation of the dopants implanted into channel regions. The method includes the steps of: forming a channel region below a surface of a semiconductor substrate; activating dopants implanted into the channel region through a first annealing process performed twice by rising temperature velocities different to each other; forming a gate oxidation layer and a gate electrode on the semiconductor substrate subsequently; forming a source/drain regions at both sides of the gate electrode in the semiconductor substrate; and activating dopants implanted into the source/drain regions through a second annealing process performed at the same conditions of the first annealing process.

摘要翻译： 用于形成p沟道金属氧化物半导体（PMOS）器件的方法适用于通过防止由于注入到沟道区中的掺杂剂的扩散和偏析导致的掺杂剂的均匀性的劣化来减小阈值电压的变化的宽度 。 该方法包括以下步骤：在半导体衬底的表面下形成沟道区; 通过相互不同的升高的温度进行两次进行的第一退火处理来激活注入到沟道区的掺杂剂; 随后在半导体衬底上形成栅极氧化层和栅电极; 在半导体衬底中的栅电极的两侧形成源/漏区; 以及通过在第一退火工艺的相同条件下进行的第二退火工艺激活注入到源/漏区的掺杂剂。

公开(公告)号：US07351622B2

公开(公告)日：2008-04-01

申请号：US11490613

申请日：2006-07-21

申请人： Gyoung-Ho Buh ,  Chang-Woo Ryoo ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jin-Wook Lee

发明人： Gyoung-Ho Buh ,  Chang-Woo Ryoo ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jin-Wook Lee

IPC分类号： H01L21/84 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/00

CPC分类号： H01L29/7851 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/66803

摘要： A method of forming a semiconductor device includes forming a three-dimensional structure formed of a semiconductor on a semiconductor substrate, and isotropically doping the three-dimensional structure by performing a plasma doping process using a first source gas and a second source gas. The first source gas includes n-type or p-type impurity elements, and the second source gas includes a dilution element regardless of the electrical characteristic of a doped region.

摘要翻译： 形成半导体器件的方法包括在半导体衬底上形成由半导体形成的三维结构，并且通过使用第一源气体和第二源气体进行等离子体掺杂工艺，对三维结构进行各向同性地掺杂。 第一源气体包括n型或p型杂质元素，第二源气体包括稀释元件，而与掺杂区域的电特性无关。

公开(公告)号：US20070054453A1

公开(公告)日：2007-03-08

申请号：US11504023

申请日：2006-08-14

申请人： Gyoung-Ho Buh ,  Tai-Su Park ,  Chang-Woo Ryoo ,  Jong-Ryeol Yoo ,  Young-Chang Song

发明人： Gyoung-Ho Buh ,  Tai-Su Park ,  Chang-Woo Ryoo ,  Jong-Ryeol Yoo ,  Young-Chang Song

IPC分类号： H01L21/336

CPC分类号： H01L29/792 ,  H01L29/42344 ,  H01L29/66833

摘要： Methods of forming an integrated circuit memory device include forming a dielectric layer on a substrate and forming a charge storing layer on an upper surface of the dielectric layer using a plasma doping process with a remaining portion of the dielectric layer under the charge storing layer defining a tunnel dielectric layer. A blocking dielectric layer is formed on the charge storing layer and a gate electrode layer is formed on the blocking dielectric layer.

摘要翻译： 形成集成电路存储器件的方法包括在衬底上形成电介质层，并使用等离子体掺杂工艺在电介质层的上表面上形成电荷存储层，其中电荷存储层下面的介电层的剩余部分限定了 隧道介电层。 在电荷存储层上形成阻挡电介质层，在阻挡电介质层上形成栅电极层。

公开(公告)号：US20070020827A1

公开(公告)日：2007-01-25

申请号：US11490613

申请日：2006-07-21

申请人： Gyoung-Ho Buh ,  Chang-Woo Ryoo ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jin-Wook Lee

发明人： Gyoung-Ho Buh ,  Chang-Woo Ryoo ,  Yu-Gyun Shin ,  Tai-Su Park ,  Jin-Wook Lee

IPC分类号： H01L21/84 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/00

CPC分类号： H01L29/7851 ,  H01L29/42392 ,  H01L29/66795 ,  H01L29/66803

摘要： A method of forming a semiconductor device includes forming a three-dimensional structure formed of a semiconductor on a semiconductor substrate, and isotropically doping the three-dimensional structure by performing a plasma doping process using a first source gas and a second source gas. The first source gas includes n-type or p-type impurity elements, and the second source gas includes a dilution element regardless of the electrical characteristic of a doped region.

摘要翻译： 形成半导体器件的方法包括在半导体衬底上形成由半导体形成的三维结构，并且通过使用第一源气体和第二源气体进行等离子体掺杂工艺，对三维结构进行各向同性地掺杂。 第一源气体包括n型或p型杂质元素，第二源气体包括稀释元件，而与掺杂区域的电特性无关。

公开(公告)号：US20060138478A1

公开(公告)日：2006-06-29

申请号：US11318827

申请日：2005-12-27

申请人： Gyoung-Ho Buh ,  Yu-Gyun Shin ,  Chang-Woo Ryoo ,  Soo-Jin Hong ,  Jin-Wook Lee ,  Guk-Hyon Yon

发明人： Gyoung-Ho Buh ,  Yu-Gyun Shin ,  Chang-Woo Ryoo ,  Soo-Jin Hong ,  Jin-Wook Lee ,  Guk-Hyon Yon

IPC分类号： H01L29/76 ,  H01L29/788 ,  H01L29/94

CPC分类号： H01L21/26506 ,  H01L29/40114 ,  H01L29/40117 ,  H01L29/6659 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/78 ,  H01L29/7833 ,  H01L29/7881

摘要： A semiconductor device includes a gate pattern disposed on a semiconductor substrate, a gate spacer disposed on both sidewalls of the gate pattern, and a fixed charge layer disposed in the semiconductor substrate below the gate spacer. Elements generating fixed charges are injected into the fixed charge layer. A layer in which carriers induced by the fixed charge layer are accumulated is disposed below the fixed charge layer. The elements are segregated to a substrate of the semiconductor substrate from the inside of the semiconductor substrate by heat.

摘要翻译： 半导体器件包括设置在半导体衬底上的栅极图案，设置在栅极图案的两个侧壁上的栅极隔离物和设置在栅极间隔物下方的半导体衬底中的固定电荷层。 产生固定电荷的元件被注入到固定电荷层中。 由固定电荷层感应的载流子被累积的层设置在固定电荷层的下方。 元件通过加热从半导体衬底的内部分离到半导体衬底的衬底。