利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

66 条记录 (耗时 0.03 秒)

    Random access memory employing complementary transistor switch (CTS) memory cells
    3.
    发明授权
    Random access memory employing complementary transistor switch (CTS) memory cells 失效
    采用互补晶体管开关（CTS）存储单元的随机存取存储器

    公开(公告)号：US4752913A

    公开(公告)日：1988-06-21

    申请号：US857903

    申请日：1986-04-30

    申请人： Yuen H. Chan ,  James R. Struk

    发明人： Yuen H. Chan ,  James R. Struk

    IPC分类号： G11C11/413 ,  G11C11/411 ,  G11C11/415 ,  G11C11/416 ,  G11C11/417 ,  G11C7/00

    CPC分类号： G11C11/416 ,  G11C11/4113 ,  G11C11/417

    摘要： Disclosed is an improved bit selection circuit for a RAM, in particular one employing CTS (complementary transistor switch) cells. The bit select circuitry includes interconnected first and second level matrix decoders, each memory column has a pair of bit lines, each pair of bit lines has connected thereto a bit select circuit, each of the bit select circuits being connected to an output of the second level decoder, a bit up-level clamp circuit connected to each of the bit select circuits of each pair of bit lines, each of the bit select circuits including a first circuit for increasing the speed of selection of the selected pair of lines, the bit up-level clamp circuit cooperating with the bit select circuit of the selected pair of bit lines for positively limiting the upper potential level of the selected pair of bit lines, and each of the bit select circuits including a second circuit for increasing the speed of deselection of the selected pair of bit lines.

    摘要翻译： 公开了一种用于RAM的改进位选择电路，特别是采用CTS（互补晶体管开关）单元的位选择电路。 位选择电路包括互连的第一和第二级矩阵解码器，每个存储器列具有一对位线，每对位线连接到位选择电路，每个位选择电路连接到第二级 电平解码器，连接到每对位线的每个位选择电路的位上电平钳位电路，每个位选择电路包括用于增加所选择的一对线的选择速度的第一电路，位 上位钳位电路与所选择的位线对的位选择电路协作，用于积极地限制所选择的位线对的上电位电平，并且每个位选择电路包括用于增加取消选择速度的第二电路 的所选位线对。

    High performance pseudo dynamic 36 bit compare
    5.
    发明授权
    High performance pseudo dynamic 36 bit compare 有权
    高性能伪动态36位比较

    公开(公告)号：US07996620B2

    公开(公告)日：2011-08-09

    申请号：US11850050

    申请日：2007-09-05

    申请人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

    发明人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

    IPC分类号： G06F12/00 ,  G11C15/00 ,  G11C7/06 ,  G11C7/10

    CPC分类号： G06F12/0895 ,  G06F12/1045

    摘要： A cache memory high performance pseudo dynamic address compare path divides the address into two or more address segments. Each segment is separately compared in a comparator comprised of static logic elements. The output of each of these static comparators is then combined in a dynamic logic circuit to generate a dynamic late select output.

    摘要翻译： 高速缓存高性能伪动态地址比较路径将地址分为两个或更多个地址段。 在由静态逻辑元件组成的比较器中，每个段被单独比较。 然后将这些静态比较器中的每一个的输出组合在动态逻辑电路中以产生动态后期选择输出。

    Difference signal path test and characterization circuit
    7.
    发明授权
    Difference signal path test and characterization circuit 失效
    差分信号路径测试和表征电路

    公开(公告)号：US07447964B2

    公开(公告)日：2008-11-04

    申请号：US11028174

    申请日：2005-01-03

    申请人： Yuen H. Chan ,  Rajiv V. Joshi

    发明人： Yuen H. Chan ,  Rajiv V. Joshi

    IPC分类号： G01R31/28 ,  G06F11/00

    CPC分类号： G11C29/02 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028

    摘要： A test circuit and programmable voltage divider that may be used in the test circuit. The programmable voltage divider develops a voltage difference signal that may be digitally selected. The test circuit may be used to test and characterize sense amplifiers. The programmable voltage divider develops a signal with a selected polarity and magnitude that is provided to a sense amplifier being tested. The sense amplifier is set and its output latched. The latch contents are checked against an expected value. The difference voltage may be changed and the path retested to find passing and failing points.

    摘要翻译： 可以在测试电路中使用的测试电路和可编程分压器。 可编程分压器产生可以数字选择的电压差信号。 测试电路可用于测试和表征读出放大器。 可编程分压器产生具有所选极性和幅度的信号，该极性和幅度被提供给被测试的读出放大器。 读出放大器设置并输出锁存。 根据预期值检查锁存内容。 可以改变差值电压，重新测试路径以找到通过点和故障点。

    SRAM array with improved cell stability
    8.
    发明授权
    SRAM array with improved cell stability 有权
    具有改善电池稳定性的SRAM阵列

    公开(公告)号：US07173875B2

    公开(公告)日：2007-02-06

    申请号：US10950928

    申请日：2004-09-27

    申请人： Yuen H. Chan ,  Rajiv V. Joshi ,  Donald W. Plass

    发明人： Yuen H. Chan ,  Rajiv V. Joshi ,  Donald W. Plass

    IPC分类号： G11C8/00 ,  G11C11/00

    CPC分类号： G11C11/413 ,  G11C8/08

    摘要： A CMOS static random access memory (SRAM) cell array, an integrated chip including the array and a method of accessing cells in the array with improved cell stability. Bit lines connected to half selected cells in the array are floated during cell accesses for improved cell stability.

    摘要翻译： CMOS静态随机存取存储器（SRAM）单元阵列，包括该阵列的集成芯片以及一种以更好的单元稳定性访问阵列中的单元的方法。 连接到阵列中的一半选定单元的位线在单元访问期间浮动以改善单元稳定性。

    Local bit select with suppression of fast read before write
    9.
    发明授权
    Local bit select with suppression of fast read before write 失效
    本地位选择与写入前禁止快速读取

    公开(公告)号：US07113433B2

    公开(公告)日：2006-09-26

    申请号：US11054402

    申请日：2005-02-09

    申请人： Yuen H. Chan ,  Ryan T. Freese ,  Antonio R. Pelella ,  Arthur D. Tuminaro

    发明人： Yuen H. Chan ,  Ryan T. Freese ,  Antonio R. Pelella ,  Arthur D. Tuminaro

    IPC分类号： G11C7/00

    CPC分类号： G11C11/413 ,  G11C7/12 ,  G11C7/18 ,  G11C2207/002

    摘要： A domino SRAM is provided with active pull-up PFET devices that overwhelm “slow to write but very fast to read” cells and allow the cells to recover from timing mismatch situations. This approach allows the traditional “bit select” clamp to actively control the “local select” through “wired-or” PFET pull-up transistors. Separate read and write global “bit line” pairs allow the read and write performance to be optimized independently.

    摘要翻译： 多米诺SRAM提供有有源上拉PFET器件，它们淹没“读写速度慢但读取速度非常快”，并允许单元从定时不匹配情况中恢复。 这种方法允许传统的“位选择”钳位通过“有线或”PFET上拉晶体管主动地控制“局部选择”。 单独的读写全局“位线”对可以独立优化读写性能。

    Method and Circuit Arrangement for Performing a Write Through Operation, and SRAM Array With Write Through Capability
    10.
    发明申请
    Method and Circuit Arrangement for Performing a Write Through Operation, and SRAM Array With Write Through Capability 审中-公开
    用于执行写入操作的方法和电路布置，以及具有写入能力的SRAM阵列

    公开(公告)号：US20110317478A1

    公开(公告)日：2011-12-29

    申请号：US13150458

    申请日：2011-06-01

    申请人： Yuen H. Chan ,  Michael Kugel ,  Antonio Pelella ,  Tobias Werner

    发明人： Yuen H. Chan ,  Michael Kugel ,  Antonio Pelella ,  Tobias Werner

    IPC分类号： G11C11/34 ,  G11C11/00

    CPC分类号： G11C11/419 ,  G11C11/41 ,  G11C29/1201 ,  G11C29/48

    摘要： An improved method for performing a write through operation during a write operation of a SRAM cell (10) of a SRAM array (1) is disclosed. The method comprises suppressing a false write through data propagation at an output node (C, F) of the SRAM array (1) in case of a failure causing transition at a first node (t) or a second node (c) of the SRAM cell (10) by using information about the input data (data, data_b) to be written in the SRAM cell (10) and read data propagation paths to retain the output node (C, F) after a global bit line (gb_t, gb_c) at a precharge level independently from a logical level of the global bit line (gb_t, gb_c), if a corresponding node (c, t) of the SRAM cell (10) is performing the failure causing transition based on input data (data, data_b) to be written in the SRAM cell (10).

    摘要翻译： 公开了一种用于在SRAM阵列（1）的SRAM单元（10）的写入操作期间执行写入操作的改进方法。 该方法包括在SRAM的第一节点（t）或第二节点（c）处的故障导致故障的情况下，通过SRAM阵列（1）的输出节点（C，F）处的数据传播来抑制错误写入 通过使用关于要写入SRAM单元（10）的输入数据（数据，data_b）的信息，读取数据传播路径以在全局位线（gb_t，gb_c）之后保持输出节点（C，F）的单元（10） ），如果SRAM单元（10）的对应节点（c，t）正在执行基于输入数据的失败导致转换（数据， data_b）写入SRAM单元（10）。