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    METHODS OF ISOLATING ARRAY FEATURES DURING PITCH DOUBLING PROCESSES AND SEMICONDUCTOR DEVICE STRUCTURES HAVING ISOLATED ARRAY FEATURES
    62.
    发明申请
    METHODS OF ISOLATING ARRAY FEATURES DURING PITCH DOUBLING PROCESSES AND SEMICONDUCTOR DEVICE STRUCTURES HAVING ISOLATED ARRAY FEATURES 审中-公开
    分离双重加工过程中分离阵列特征的方法和具有隔离阵列特征的半导体器件结构

    公开(公告)号：WO2008150722A1

    公开(公告)日：2008-12-11

    申请号：PCT/US2008/064521

    申请日：2008-05-22

    Applicant: MICRON TECHNOLOGY, INC. ,  OLSON, Adam, L.

    Inventor： OLSON, Adam, L.

    IPC: H01L21/033

    CPC classification number: H01L21/0334 ,  H01L21/0337 ,  Y10S438/945 ,  Y10S438/947

    Abstract: Methods of isolating spaces formed between features in an array during a pitch reduction process and semiconductor device structures having the same. In one embodiment, ends of the features are wider than middle regions of the features. During the pitch reduction process, spacer sidewalls formed between adjacent ends of the features come into substantial contact with on another, isolating the spaces between the features. In another embodiment, the features have a single width and an additional feature is located near ends of the features. Spacer sidewalls formed between adjacent features and the additional feature come into substantial contact with one another, isolating the spaces between the features.

    Abstract translation: 在间距缩小处理期间隔离在阵列中的特征之间形成的空间的方法和具有该空间的半导体器件结构。 在一个实施例中，特征的端部比特征的中间区域宽。 在间距缩小过程中，形成在特征的相邻端之间的隔离件侧壁与另一个之间基本接触，隔离特征之间的空间。 在另一个实施例中，特征具有单个宽度，并且附加特征位于特征的端部附近。 在相邻特征之间形成的间隔壁和附加特征彼此实质接触，隔离特征之间的空间。

    パターニング方法
    63.
    发明申请
    パターニング方法 审中-公开
    绘图方法

    公开(公告)号：WO2008149988A1

    公开(公告)日：2008-12-11

    申请号：PCT/JP2008/060482

    申请日：2008-06-06

    Applicant: 東京エレクトロン株式会社 ,  中島 滋 ,  長谷部 一秀 ,  周 保華 ,  岩下 光秋 ,  新納 礼二

    Inventor： 中島 滋 ,  長谷部 一秀 ,  周 保華 ,  岩下 光秋 ,  新納 礼二

    IPC: H01L21/3065 ,  G03F7/40 ,  H01L21/027

    CPC classification number: G03F7/405 ,  G03F7/0035 ,  H01L21/02164 ,  H01L21/0228 ,  H01L21/0271 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/32139

    Abstract: 　開示されるパターニング方法は、基板上に第１の膜を形成する工程と、第１の膜上に第１レジスト膜を形成する工程と、第１レジスト膜をフォトリソグラフィにより所定のピッチを持つ第１レジストパターンに加工する工程と、有機シリコンを含む第１のガスと活性化された酸素種を含む第２のガスとを当該基板へ交互に供給して、第１レジストパターン及び第１の膜上にシリコン酸化膜を形成する工程と、シリコン酸化膜上に第２レジスト膜を形成する工程と、第２レジスト膜をフォトリソグラフィにより所定のピッチを持つ第２レジストパターンに加工する工程と、第１レジストパターン及び第２レジストパターンをマスクに用いて、第１の膜を加工する工程と、を備える。

    Abstract translation: 图案化方法包括在基板上形成第一膜的步骤，在第一膜上形成第一抗蚀剂膜的步骤，通过光刻将第一抗蚀剂膜加工成具有预定间距的第一抗蚀剂图案的步骤，步骤 通过将含有有机硅的第一气体和含有活性氧的第二气体交替地供给到所述基板，在所述第一抗蚀剂图案和所述第一膜上形成氧化硅膜，在所述氧化硅上形成第二抗蚀剂膜的步骤 膜，通过光刻将第二抗蚀剂膜加工成具有预定间距的第二抗蚀剂图案的步骤，以及通过使用第一和第二抗蚀剂图案作为掩模来处理第一膜的步骤。

    PATTERNING SUB-LITHOGRAPHIC FEATURES WITH VARIABLE WIDTHS
    64.
    发明申请
    PATTERNING SUB-LITHOGRAPHIC FEATURES WITH VARIABLE WIDTHS 审中-公开
    绘制具有可变宽度的次平面特征

    公开(公告)号：WO2007124472A8

    公开(公告)日：2008-11-13

    申请号：PCT/US2007067184

    申请日：2007-04-23

    Applicant: IBM ,  YANG HAINING S

    Inventor： YANG HAINING S

    IPC: H01L21/311

    CPC classification number: H01L21/0337 ,  H01L21/0334 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/76229 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1203 ,  Y10S438/942 ,  Y10S438/947 ,  Y10S977/887

    Abstract: A method of processing a substrate of a device comprises the as following steps. Form a cap layer (14) over the substrate (12). Form a dummy layer (DL) over the cap layer (14), the cap layer having a top surface. Etch the dummy layer (DL) forming patterned dummy elements (DA, DB, DC) of variable widths and exposing sidewalls (3ON, 31N, 32N, 33N) of the dummy elements and portions of the top surface of the cap layer (14) aside from the dummy elements. Deposit a spacer layer (18C) over the device covering the patterned dummy elements (DA, DB, DC) and exposed surfaces of the cap layer (14). Etch back the spacer layer (18C) forming sidewall spacers (30N, 31N, 32N, 33N) aside from the sidewalls of the patterned dummy elements (DA, DB, DC) spaced above a minimum spacing and forming super-wide spacers between sidewalls of the patterned dummy elements spaced less than the minimum spacing. Strip the patterned dummy elements. Expose portions of the substrate aside from the sidewall spacers (30N, 31N, 32N, 33N). Pattern exposed portions of the substrate (12) by etching into the substrate.

    Abstract translation: 处理装置的基板的方法包括以下步骤。 在衬底（12）上形成覆盖层（14）。 在盖层（14）上形成虚拟层（DL），盖层具有顶表面。 蚀刻形成可变宽度的图案化虚拟元件（DA，DB，DC）的虚拟层（DL），并且暴露虚拟元件的侧壁（3ON，31N，32N，33N）和盖层（14）的顶表面的部分， 除了虚拟元素。 在覆盖图案化的虚设元件（DA，DB，DC）的设备和覆盖层（14）的暴露表面上的元件上沉积间隔层（18C）。 将间隔层（18C）刻蚀到形成侧壁间隔物（30N，31N，32N，33N）之外，其间距图案化的虚设元件（DA，DB，DC）的侧壁间隔开最小间隔，并形成超宽间隔物 图案化的虚拟元件间隔小于最小间距。 剥去图案的虚拟元素。 将侧衬垫（30N，31N，32N，33N）的一部分露出。 通过蚀刻到衬底中衬底（12）的图案曝光部分。

    SUB-LITHOGRAPHIC INTERCONNECT PATTERNING USING SELF-ASSEMBLING POLYMERS
    65.
    发明申请
    SUB-LITHOGRAPHIC INTERCONNECT PATTERNING USING SELF-ASSEMBLING POLYMERS 审中-公开
    亚光刻互连图案使用自组装聚合物

    公开(公告)号：WO2008094746A2

    公开(公告)日：2008-08-07

    申请号：PCT/US2008/050973

    申请日：2008-01-14

    Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  LI, Wai-Kin ,  YANG, Haining, S.

    Inventor： LI, Wai-Kin ,  YANG, Haining, S.

    CPC classification number: H01L21/31144 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/76816 ,  Y10S438/947 ,  Y10S977/888 ,  Y10S977/895 ,  Y10S977/90

    Abstract: The present invention is directed to the formation of sublithographic features in a semi conduct or structure using self-assembling polymers The self-assembling polymers are formed in openings in a hard mask, annealed and then etched, followed by etching of the underlying dielectric material. At least one subiithograpliic feature is formed according to this method. Abo disclosed is an intermediate semiconductor structure in which at least one interconnect wiring feature has a dimension that is defined by a self-assembled block copolymer.

    Abstract translation: 本发明涉及使用自组装聚合物在半导体或结构中形成亚光刻特征自组装聚合物在硬掩模中的开口中形成，退火然后蚀刻，随后 通过蚀刻下面的介电材料。 至少有一个subiithograpliic功能根据此方法形成。 Abo公开了一种中间半导体结构，其中至少一个互连布线特征具有由自组装嵌段共聚物限定的尺寸。

    METHODS OF FORMING SPACER PATTERNS USING ASSIST LAYER FOR HIGH DENSITY SEMICONDUCTOR DEVICES
    66.
    发明申请
    METHODS OF FORMING SPACER PATTERNS USING ASSIST LAYER FOR HIGH DENSITY SEMICONDUCTOR DEVICES 审中-公开
    使用辅助层形成高密度半导体器件的间隔图案的方法

    公开(公告)号：WO2008089153A2

    公开(公告)日：2008-07-24

    申请号：PCT/US2008/051017

    申请日：2008-01-14

    Applicant: SANDISK CORPORATION ,  KAI, James ,  METAMIS, George ,  PHAM, Tuan, Duc ,  HIGASHITANI, Masaaki ,  ORIMOTO, Takashi

    Inventor： KAI, James ,  METAMIS, George ,  PHAM, Tuan, Duc ,  HIGASHITANI, Masaaki ,  ORIMOTO, Takashi

    IPC: H01L21/033 ,  H01L21/28 ,  H01L21/308 ,  H01L21/8247 ,  H01L27/115

    CPC classification number: H01L21/28273 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/32139 ,  H01L27/115 ,  H01L27/11521

    Abstract: High density semiconductor devices and methods of fabricating the same are provided. Spacer fabrication techniques are utilized to form circuit elements having reduced feature sizes, which in some instances are smaller than the smallest lithographically resolvable element size of the process being used. Spacers are formed that serve as a mask for etching one or more layers beneath the spacers. An etch stop pad layer having a material composition substantially similar to the spacer material is provided between a dielectric layer and an insulating sacrificial layer such as silicon nitride. When etching the sacrificial layer, the matched pad layer provides an etch stop to avoid damaging and reducing the size of the dielectric layer. The matched material compositions further provide improved adhesion for the spacers, thereby improving the rigidity and integrity of the spacers.

    Abstract translation: 提供了高密度半导体器件及其制造方法。 利用间隔制造技术来形成具有减小的特征尺寸的电路元件，其在一些情况下小于正在使用的工艺的最小可光刻可分辨的元件尺寸。 形成隔板，其用作蚀刻间隔物下面的一个或多个层的掩模。 具有与间隔物材料基本相似的材料组成的蚀刻停止垫层设置在电介质层和诸如氮化硅的绝缘牺牲层之间。 当蚀刻牺牲层时，匹配的焊盘层提供蚀刻停止以避免损坏并减小电介质层的尺寸。 匹配的材料组合物还提供了用于间隔物的改进的粘合性，从而提高了间隔物的刚度和完整性。

    デバイス基板の洗浄方法
    68.
    发明申请
    デバイス基板の洗浄方法 审中-公开
    器件衬底洗涤方法

    公开(公告)号：WO2007114448A1

    公开(公告)日：2007-10-11

    申请号：PCT/JP2007/057497

    申请日：2007-04-03

    Applicant: 旭硝子株式会社 ,  エヌ・ティ・ティ・アドバンステクノロジ株式会社 ,  岡本 秀一 ,  生津 英夫

    Inventor： 岡本 秀一 ,  生津 英夫

    IPC: G03F7/42 ,  C11D7/50 ,  H01L21/027 ,  H01L21/304

    CPC classification number: H01L21/0337 ,  C11D7/5018 ,  C11D11/0047 ,  G03F7/426 ,  H01L21/31133

    Abstract: 　本発明は、デバイス基板に付着しているレジスト、特にアスペクト比の大きい微細なパターンの孔部に付着したレジストを十分に除去し得るデバイス基板の洗浄方法を提供する。 　溶剤を用いてデバイス基板に付着しているレジストを除去する洗浄工程を備えるデバイス基板の洗浄方法であって、前記溶剤が、ハイドロフルオロエーテル、ハイドロフルオロカーボンおよびパーフルオロカーボンからなる群から選択される少なくとも１種の含フッ素化合物と、含フッ素アルコールとを含有する組成物であるデバイス基板の洗浄方法。

    Abstract translation: 公开了一种可以完全去除附着在器件基板上的抗蚀剂的装置基板清洗方法，特别是附着在纵横比大的精细图案的穿孔部分上的抗蚀剂。 该方法包括用溶剂除去附着在装置基板上的抗蚀剂的洗涤步骤，其中溶剂是包含至少一种选自氢氟醚，氢氟烃和全氟化碳的氟化化合物和氟化醇的组合物。

    METHOD OF FORMING PITCH MULTIPLED CONTACTS
    70.
    发明申请
    METHOD OF FORMING PITCH MULTIPLED CONTACTS 审中-公开
    形成拼接联系人的方法

    公开(公告)号：WO2007027558A3

    公开(公告)日：2007-05-18

    申请号：PCT/US2006033421

    申请日：2006-08-28

    Applicant: MICRON TECHNOLOGY INC ,  TRAN LUAN C

    Inventor： TRAN LUAN C

    IPC: H01L21/033 ,  H01L21/768 ,  H01L21/8239

    CPC classification number: H01L21/3088 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/76805 ,  H01L21/76816 ,  H01L21/76838 ,  H01L27/1052 ,  H01L27/10888 ,  H01L27/11521

    Abstract: Methods of forming electrically conductive and/or semiconductive features for use in integrated circuits are disclosed. Various pattern transfer and etching steps can be used, in combination with pitch-reduction techniques, to create densely-packed features. The features can have a reduced pitch in one direction and a wider pitch in another direction. Conventional photo- lithography steps can be used in combination with pitch-reduction techniques to form elongate, pitch-reduced features such as bit-line contacts (732), for example.

    Abstract translation: 公开了形成用于集成电路的导电和/或半导电特征的方法。 可以使用各种图案转移和蚀刻步骤，结合减音技术来产生密集包装的特征。 这些特征可以在一个方向上具有减小的间距，在另一方向上可以具有较宽的间距。 常规的光刻步骤可以与俯仰减小技术组合使用以形成例如细长的俯仰特征，例如位线触点（732）。

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