公开(公告)号：WO2018177601A1

公开(公告)日：2018-10-04

申请号：PCT/EP2018/000146

申请日：2018-03-29

Applicant: SOITEC

Inventor： HENAULT, Arnaud ,  COCCHI, Anne-Sophie ,  PAILLAS, Julien ,  BOTTIERO, Joel ,  LANDRU, Didier ,  KOKONGCHUCK, Oleg

IPC: F27B17/00 ,  F27D99/00 ,  H01L21/02 ,  H01L21/67

CPC classification number: F27B17/0025 ,  F27D99/0033 ,  H01L21/02238 ,  H01L21/67017 ,  H01L21/67109

Abstract: The invention relates to a semiconductor wafer oxidation furnace comprising a torch (12) connected to a furnace tube (11) by a fluidic connection (14) and a means for adjusting a gas flow downstream of the torch (12) in the direction of the furnace tube (11).

公开(公告)号：WO2017127813A1

公开(公告)日：2017-07-27

申请号：PCT/US2017/014581

申请日：2017-01-23

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： EDWARDS, Henry, Litzmann ,  HU, Binghua ,  TODD, James, Robert

IPC: H01L27/088 ,  H01L27/04 ,  H01L21/8232

CPC classification number: H01L29/402 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/26513 ,  H01L21/266 ,  H01L21/32 ,  H01L21/324 ,  H01L21/76202 ,  H01L21/76224 ,  H01L21/823418 ,  H01L21/823462 ,  H01L27/0617 ,  H01L27/088 ,  H01L29/063 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/167 ,  H01L29/408 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7816 ,  H01L29/7823 ,  H01L29/7835

Abstract: In described examples, an integrated circuit (100) includes a field-plated FET (110) and is formed by forming a first opening in a layer of oxide mask, exposing an area for a drift region (116). Dopants are implanted into the substrate (102) under the first opening. Subsequently, dielectric sidewalls are formed along a lateral boundary of the first opening. A field relief oxide (122) is formed by thermal oxidation in the area of the first opening exposed by the dielectric sidewalls. The implanted dopants are diffused into the substrate (102) to form the drift region (116), extending laterally past the layer of field relief oxide (122). The dielectric sidewalls and layer of oxide mask are removed after the layer of field relief oxide (122) is formed. A gate (130) is formed over a body (120) of the field-plated FET (110) and over the adjacent drift region (116). A field plate (132) is formed immediately over the field relief oxide (122) adjacent to the gate (130).

Abstract translation: 在所描述的示例中，集成电路（100）包括场电镀FET（110）并且通过在氧化物掩模层中形成第一开口，暴露用于漂移区的区域（ 116）。 掺杂剂在第一开口下被注入到衬底（102）中。 随后，沿着第一开口的横向边界形成电介质侧壁。 通过在由电介质侧壁暴露的第一开口的区域中的热氧化来形成场救济氧化物（122）。 注入的掺杂剂扩散到衬底（102）中以形成漂移区（116），横向延伸经过场缓冲氧化物层（122）。 在形成场救济氧化物层（122）之后，去除电介质侧壁和氧化物掩模层。 栅极（130）形成在场电镀FET（110）的主体（120）上方并且在相邻的漂移区域（116）上方。 场板（132）形成在紧邻栅极（130）的场救济氧化物（122）的正上方。

公开(公告)号：WO2016149113A1

公开(公告)日：2016-09-22

申请号：PCT/US2016/022089

申请日：2016-03-11

Applicant: SUNEDISON SEMICONDUCTOR LIMITED ,  USENKO, Alex

Inventor： USENKO, Alex

IPC: H01L21/762

CPC classification number: H01L21/7627 ,  H01L21/0203 ,  H01L21/02238 ,  H01L21/02258 ,  H01L21/76254 ,  H01L21/76286 ,  H01L27/1203

Abstract: A single crystal semiconductor handle substrate for use in the manufacture of semiconductor-on-insulator (e.g., silicon-on-insulator (SOI)) structure is etched to form a porous layer in the front surface region of the wafer. The etched region is oxidized and then filled with a semiconductor material, which may be polycrystalline or amorphous. The surface is polished to render it bondable to a semiconductor donor substrate. Layer transfer is performed over the polished surface thus creating semiconductor-on-insulator (e.g., silicon-on-insulator (SOI)) structure having 4 layers: the handle substrate, the composite layer comprising filled pores, a dielectric layer (e.g., buried oxide), and a device layer. The structure can be used as initial substrate in fabricating radiofrequency chips. The resulting chips have suppressed parasitic effects, particularly, no induced conductive channel below the buried oxide.

Abstract translation: 蚀刻用于制造绝缘体上半导体（例如，绝缘体上硅（SOI））结构的单晶半导体处理衬底，以在晶片的前表面区域中形成多孔层。 蚀刻区域被氧化，然后用半导体材料填充，半导体材料可以是多晶的或非晶的。 该表面被抛光以使其能够与半导体供体基板结合。 在抛光表面上进行层转移，从而产生绝缘体上半导体（例如，绝缘体上硅（SOI））结构，其具有4层：手柄衬底，复合层包括填充孔，电介质层 氧化物）和器件层。 该结构可用作制造射频芯片的初始衬底。 所得到的芯片抑制了寄生效应，特别是在掩埋氧化物之下没有诱导的导电通道。

公开(公告)号：WO2016145337A1

公开(公告)日：2016-09-15

申请号：PCT/US2016/022058

申请日：2016-03-11

Applicant: EXOGENESIS CORPORATION ,  KIRKPATRICK, Sean, R. ,  SVRLUGA, Richard, C.

Inventor： KIRKPATRICK, Sean, R. ,  SVRLUGA, Richard, C.

IPC: C23C14/00 ,  H01L21/02

CPC classification number: H01L21/321 ,  C03C15/00 ,  C03C23/0055 ,  C03C2218/335 ,  C23C14/042 ,  C23C14/0605 ,  C23C14/5826 ,  H01J37/05 ,  H01J37/317 ,  H01J2237/006 ,  H01J2237/0812 ,  H01L21/02115 ,  H01L21/02238 ,  H01L21/02274 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/31105 ,  H01L21/31116

Abstract: A method of forming a patterned hard mask on a surface of a substrate uses an accelerated neutral beam with carbon atoms. The objects set forth above as well as further and other objects and advantages of the present invention are achieved by the various embodiment's of the invention described herein below.

Abstract translation: 在基板的表面上形成图案化硬掩模的方法使用具有碳原子的加速中性束。 上述目的以及本发明的其他目的和优点通过下面描述的本发明的各种实施例来实现。

公开(公告)号：WO2015119893A3

公开(公告)日：2015-11-12

申请号：PCT/US2015014118

申请日：2015-02-02

Applicant: CYPRESS SEMICONDUCTOR CORP

Inventor： RAMKUMAR KRISHNASWAMY ,  SHIH HUI MEI

IPC: H01L29/423 ,  H01L21/02 ,  H01L21/28 ,  H01L29/51

CPC classification number: H01L21/28282 ,  H01L21/0214 ,  H01L21/0217 ,  H01L21/0223 ,  H01L21/02238 ,  H01L21/02244 ,  H01L21/02252 ,  H01L21/02255 ,  H01L21/02274 ,  H01L21/02326 ,  H01L21/02337 ,  H01L21/28194 ,  H01L21/8234 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/4234 ,  H01L29/511 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792

Abstract: A method of fabricating a memory device is described. Generally, the method includes: forming on a surface of a substrate a dielectric stack including a tunneling dielectric and a charge-trapping layer overlying the tunneling dielectric; depositing a first cap layer comprising an oxide over the dielectric stack; forming a second cap layer comprising a nitride over the first cap layer; patterning the first and second cap layers and the dielectric stack to form a gate stack of a memory device; removing the second cap layer; and performing an oxidation process to form a blocking oxide over the charge-trapping layer, wherein the oxidation process consumes the first cap layer. Other embodiments are also described.

Abstract translation: 描述制造存储器件的方法。 通常，该方法包括：在衬底的表面上形成包括隧穿电介质和覆盖在隧穿电介质上的电荷俘获层的电介质叠层; 在电介质堆叠上沉积包含氧化物的第一盖层; 在第一盖层上形成包含氮化物的第二盖层; 图案化所述第一和第二覆盖层以及所述电介质堆叠以形成存储器装置的栅极叠层; 去除第二盖层; 以及执行氧化工艺以在电荷俘获层上方形成阻挡氧化物，其中氧化工艺消耗第一帽层。 还描述了其他实施例。

公开(公告)号：WO2015141521A1

公开(公告)日：2015-09-24

申请号：PCT/JP2015/056976

申请日：2015-03-10

Applicant: 株式会社日立国際電気

Inventor： 佐藤　崇之

IPC: H01L21/31 ,  C23C16/505 ,  C23C16/52 ,  H01L21/3065 ,  H01L21/316 ,  H05H1/46

CPC classification number: H01L21/02164 ,  H01J37/32064 ,  H01J37/32091 ,  H01J37/32183 ,  H01J37/32568 ,  H01J37/32743 ,  H01L21/02238 ,  H01L21/02252 ,  H01L21/02274

Abstract: 課題：プラズマを用いた基板処理において、基板の面内均一性を向上させる。　解決手段： 処理ガスをプラズマ状態とするプラズマ生成部と、プラズマ状態の処理ガスで基板を処理する処理室と、処理室内にて基板を支持する基板支持部と、基板支持部の内部に設けられ、周方向に区分けされた複数の領域を有する電極部と、周方向に区分けされた複数の領域のそれぞれの領域ごとに電極部のインピーダンスを調整するインピーダンス調整部と、を備える構成を提供する。

Abstract translation: 本发明解决了使用等离子体的基板处理中提高基板的面内均匀性的问题。 [解决方案]提供了一种配置，其中处理气体进入等离子体状态的等离子体产生部分; 处理室，其中使用处于等离子体状态的处理气体处理基板; 衬底支撑部，其在所述处理室中支撑所述衬底; 电极部，其设置在所述基板支撑部中，并且具有沿周向隔开的多个区域; 以及阻抗调整部，其通过沿圆周方向分隔的各个区域来调整电极部的阻抗。

公开(公告)号：WO2015130507A1

公开(公告)日：2015-09-03

申请号：PCT/US2015/016081

申请日：2015-02-17

Applicant: QUALCOMM INCORPORATED

Inventor： XU, Jeffrey Junhao ,  YEAP, Choh Fei

IPC: H01L29/78 ,  H01L29/36

CPC classification number: H01L29/7849 ,  H01L21/02164 ,  H01L21/02238 ,  H01L29/66795 ,  H01L29/785

Abstract: A semiconductor fin is on a substrate, and extends in a longitudinal direction parallel to the substrate. The fin projects, in a vertical direction, to a fin top at a fin height above the substrate. An embedded fin stressor element is embedded in the fin. The fin stressor element is configured to urge a vertical compression force within the fin, parallel to the vertical direction. Optionally, the semiconductor material includes silicon, and embedded fin stressor element includes silicon dioxide.

Abstract translation: 半导体鳍片在基板上，并且在平行于基板的纵向方向上延伸。 翅片在垂直方向上突出到底板上方翅片高度的翅片顶部。 嵌入式翅片应力元件嵌入翅片。 翅片应力元件构造成促使平行于垂直方向的翅片内的垂直压缩力。 可选地，半导体材料包括硅，并且嵌入式翅片应力元件包括二氧化硅。

公开(公告)号：WO2014171210A1

公开(公告)日：2014-10-23

申请号：PCT/JP2014/055565

申请日：2014-03-05

Applicant: 住友電気工業株式会社

Inventor： 平塚　健二 ,  斎藤　雄 ,  増田　健良

IPC: H01L21/336 ,  H01L21/306 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L21/02236 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/0273 ,  H01L21/0475 ,  H01L21/049 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/32 ,  H01L29/045 ,  H01L29/0847 ,  H01L29/1029 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/66068 ,  H01L29/7397 ,  H01L29/7813 ,  H01L29/7827

Abstract: 　炭化珪素基板（１００）は第１～第３の半導体層（１２１～１２３）を有する。第１および第３の半導層は第１の導電型を有し、第２の半導体層は第２の導電型を有する。トレンチ（ＴＲ）は、第１の半導体層（１２１）からなる底面（ＢＴ）と、第１～第３の半導体層（１２１～１２３）のそれぞれからなる第１～第３の側面（ＳＷ１～ＳＷ３）とを有する。トレンチ（ＴＲ）上には底部（２０１Ｂ）および側壁部（２０１Ｓ）を有するゲート絶縁膜（２０１）が設けられている。底部（２０１Ｂ）は最小厚さｄ 0 を有する。側壁部（２０１Ｓ）のうち第２の側面（ＳＷ２）上の部分は最小厚さｄ 1 を有する。側壁部（２０１Ｓ）のうち第１の側面（ＳＷ１）上で底部（２０１Ｂ）につながる部分は厚さｄ 2 を有する。ｄ 2 ＞ｄ 1 かつｄ 2 ＞ｄ 0 が満たされている。これにより、絶縁破壊を防止しつつオン抵抗を小さくする。

Abstract translation: 该碳化硅衬底（100）具有第一至第三半导体层（121至123）。 第一和第三半导体层是第一导电类型，第二半导体层是第二导电类型。 沟槽（TR）具有包括第一半导体层（121）和包括第一至第三半导体层（121至123）的第一至第三侧表面（SW1至SW3）的底表面（BT）。 所述沟槽（TR）设置有具有底部（201B）和侧壁部（201S）的栅极绝缘膜（201）。 所述栅绝缘膜（201）的底部（201B）的最小厚度（d0），第二侧面（SW2）上的侧壁部（201S）的部分的最小厚度（d1） 所述沟槽（TR）以及设置在所述沟槽（TR）的所述第一侧表面（SW1）上并连接到所述底部（201B）的所述侧壁部分（201S）的所述部分的厚度（d2） 的栅极绝缘膜（201）满足关系d2> d1和d2> d0。 这样可以降低导通电阻，同时防止电介质击穿。

公开(公告)号：WO2014022184A1

公开(公告)日：2014-02-06

申请号：PCT/US2013/051985

申请日：2013-07-25

Applicant: APPLIED MATERIALS, INC. ,  PAN, Heng ,  ROGERS, Matthew Scott ,  TJANDRA, Agus S. ,  OLSEN, Christopher S.

Inventor： PAN, Heng ,  ROGERS, Matthew Scott ,  TJANDRA, Agus S. ,  OLSEN, Christopher S.

IPC: H01L21/324 ,  H01L21/02

CPC classification number: H01L21/02238 ,  H01L21/02068 ,  H01L21/02164 ,  H01L21/02252

Abstract: Devices and methods for selectively oxidizing silicon are described herein. An apparatus for selective oxidation of exposed silicon surfaces includes a thermal processing chamber with a plurality of walls, first inlet connection and a second inlet connection, wherein the walls define a processing region within the processing chamber, a substrate support within the processing chamber, a hydrogen source connected with the first inlet connection, a heat source connected with the hydrogen source, and a remote plasma source connected with the second inlet connection and an oxygen source. A method for selective oxidation of non-metal surfaces, can include positioning a substrate in a processing chamber at a temperature less than 800°C, flowing hydrogen into the processing chamber, generating a remote plasma comprising oxygen, mixing the remote plasma with the hydrogen gas in the processing chamber to create an activated processing gas, and exposing the substrate to the activated gas.

Abstract translation: 本文描述了用于选择性氧化硅的装置和方法。 用于暴露的硅表面的选择性氧化的设备包括具有多个壁的热处理室，第一入口连接和第二入口连接，其中壁限定处理室内的处理区域，处理室内的衬底支撑件， 与第一入口连接的氢源，与氢源连接的热源以及与第二入口连接和氧源连接的远程等离子体源。 用于非金属表面的选择性氧化的方法可以包括将基底定位在温度低于800℃的处理室中，将氢气流入处理室，产生包含氧的远程等离子体，将远程等离子体与氢 处理室中的气体以产生活化的处理气体，并将基板暴露于活化气体。

公开(公告)号：WO2013060729A1

公开(公告)日：2013-05-02

申请号：PCT/EP2012/071067

申请日：2012-10-24

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： MORICEAU, Hubert ,  FOURNEL, Franck ,  MORALES, Christophe ,  RAUER, Caroline

IPC: H01L21/762

CPC classification number: H01L21/76251 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/2007 ,  H01L21/223 ,  H01L21/228 ,  H01L21/30625 ,  H01L21/3105

Abstract: Procédé de traitement d'au moins une première couche de matériau comportant des liaisons siloxanes dont au moins une surface est destinée à être solidarisée à une surface d'une deuxième couche de matériau par un collage direct, comportant au moins une étape de diffusion forcée à une température au moins égale à environ 30°C, au moins dans la première couche de matériau, d'espèces chimiques comprenant au moins une paire d'électrons libres et au moins un proton labile, transformant au moins une partie des liaisons siloxanes en liaisons silanoles dans au moins une partie de la première couche de matériau s'étendant depuis ladite surface jusqu'à une profondeur supérieure ou égale à environ 10 nm.

Abstract translation: 一种用于处理包含硅氧烷键的至少一个第一材料层的方法，其中至少一个表面通过直接粘合固定到第二材料层的表面上，该方法包括至少一个强制扩散步骤， 在至少等于约30℃的温度下和至少在第一层材料中，包括至少一个自由电子对和至少一个不稳定质子的化学物质，将至少一部分硅氧烷键转化成硅烷醇键 在从所述表面延伸到大于或等于约10nm的深度的第一材料层的至少一部分中。