公开(公告)号：WO2013069113A1

公开(公告)日：2013-05-16

申请号：PCT/JP2011/075838

申请日：2011-11-09

Applicant: トヨタ自動車株式会社 ,  亀山 悟

Inventor： 亀山　悟

IPC: H01L27/04 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861

CPC classification number: H01L27/0664 ,  H01L21/26513 ,  H01L21/268 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/6609 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/861

Abstract: 　ダイオード領域とＩＧＢＴ領域が同一半導体基板に形成されている半導体装置を提供する。この半導体装置では、ダイオード領域は、第２導電型のカソード層を備えている。カソード層の第２導電型の不純物濃度は、少なくとも２以上のピークを有する曲線状に分布しており、カソード層のいずれの深さにおいても、第２導電型の不純物濃度は第１導電型の不純物濃度よりも高くなっている。

Abstract translation: 提供一种二极管区域和IGBT区域形成在同一半导体衬底上的半导体器件。 在半导体器件中，二极管区域设置有第二导电型阴极层。 阴极层的第二导电型杂质浓度具有至少两个峰的分布曲线，并且第二导电型杂质浓度高于阴极层的任何深度处的第一导电型杂质浓度。

公开(公告)号：WO2013067888A1

公开(公告)日：2013-05-16

申请号：PCT/CN2012/083411

申请日：2012-10-24

Applicant: 无锡华润上华半导体有限公司

Inventor： 刘少鹏

IPC: H01L29/423 ,  H01L29/739 ,  H01L21/28 ,  H01L21/266 ,  H01L21/331

CPC classification number: H01L29/4236 ,  H01L21/26586 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/6634 ,  H01L29/7397

Abstract: 提供一种沟槽型绝缘栅双极型晶体管及其制备方法。所述沟槽型绝缘栅双极型晶体管包括集电极层（220）、漂移层（240）、基极层（250）、发射极层（260）、沟槽（290）、以及形成于沟槽（290）中的栅介质层（291）和栅电极（292），所述沟槽（290）中的所述栅电极（292）的上表面被回刻蚀至低于所述基极层（250）的上表面、以使所述发射极层（260）可操作地被倾角式离子注入形成。所述制备方法中包括所述栅电极（292）的回刻蚀步骤以及以所述栅电极（292）为掩膜倾角式离子注入形成所述发射极层（260）的步骤。采用所述方法制备形成的沟槽型绝缘栅双极型晶体管的导通电阻小，并能兼顾减低其芯片面积。

公开(公告)号：WO2013046537A1

公开(公告)日：2013-04-04

申请号：PCT/JP2012/005463

申请日：2012-08-30

Applicant: 株式会社デンソー ,  利田 祐麻 ,  赤木 望

Inventor： 利田　祐麻 ,  赤木　望

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

CPC classification number: H01L29/1045 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7813

Abstract: 　縦型半導体素子を備えた半導体装置は、トレンチゲート構造とダミーゲート構造を有する。前記トレンチゲート構造は、第１不純物領域（５）およびベース領域（４）を貫通してスーパージャンクション構造における第１導電型領域（２ｂ）に達するように形成された第１トレンチ（７）を有する。前記ダミーゲート構造は、前記ベース領域（４）を貫通して前記スーパージャンクション構造に達し、前記第１トレンチ（７）よりも深く形成されている第２トレンチ（１０）を有する。

Abstract translation: 设置有垂直半导体元件的该半导体器件具有沟槽栅极结构和虚拟栅极结构。 沟槽栅极结构具有通过穿透第一杂质区域（5）和基极区域（4）而形成为超导结构中的第一导电类型区域（2b）的第一沟槽（7）。 虚拟栅极结构具有通过穿透基极区域（4）到达超结结构的第二沟槽（10），并且形成为比第一沟槽（7）更深。

公开(公告)号：WO2013027361A1

公开(公告)日：2013-02-28

申请号：PCT/JP2012/005090

申请日：2012-08-10

Applicant: 株式会社デンソー ,  竹内 有一

Inventor： 竹内　有一

IPC: H01L21/337 ,  H01L21/338 ,  H01L27/098 ,  H01L29/06 ,  H01L29/808 ,  H01L29/812

CPC classification number: H01L29/063 ,  H01L21/0455 ,  H01L21/0475 ,  H01L21/8213 ,  H01L29/0615 ,  H01L29/0661 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/1058 ,  H01L29/1066 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/8083

Abstract: 　炭化珪素半導体装置において、トレンチ（６）は、ソース領域（４）および第１ゲート領域（３）を貫通してドリフト層（２）まで達している。前記トレンチ（６）の内壁上には、エピタキシャル成長によって第１導電型のチャネル層（７）が形成される。前記チャネル層（７）の上には第２導電型の第２ゲート領域（８）が形成される。第１凹部（１３）は前記トレンチ（６）の先端部に設けられ、前記ソース領域（４）の厚みよりも深く形成されることにより、前記トレンチ（６）の先端部においてソース領域（４）が除去される。前記第１凹部（１３）のコーナ部は第２導電型層（１６）に覆われている。

Abstract translation: 在该碳化硅半导体器件中，通过穿透源极区域（4）和第一栅极区域（3），沟槽（6）到达漂移层（2）。 通过外延生长在沟槽（6）的内壁上形成第一导电类型的沟道层（7）。 在沟道层（7）上形成第二导电类型的第二栅区（8）。 所述沟槽（6）的前端部设置有形成为比所述源极区域（4）的厚度更深的第一凹部（13），使得所述源极区域（4）在前端部 的沟槽（6）。 第一凹部（13）的角部被第二导电类型的层（16）覆盖。

公开(公告)号：WO2013005304A1

公开(公告)日：2013-01-10

申请号：PCT/JP2011/065374

申请日：2011-07-05

Applicant: 三菱電機株式会社 ,  陳 則 ,  中村 勝光

Inventor： 陳　則 ,  中村　勝光

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7397 ,  H01L29/0615 ,  H01L29/063 ,  H01L29/0696 ,  H01L29/0821 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/41708 ,  H01L29/7393 ,  H01L29/861

Abstract: 　ゲート電極（７）とエミッタ電極（９）を持つ絶縁ゲート型バイポーラトランジスタがトランジスタ領域に設けられている。トランジスタ領域の周囲に終端領域が配置されている。トランジスタ領域において、Ｎ型ドリフト層（１）の下に第１のＮ型バッファ層（１８）が設けられている。第１のＮ型バッファ層（１８）の下にＰ型コレクタ層（１９）が設けられている。終端領域において、Ｎ型ドリフト層（１）の下に第２のＮ型バッファ層（２０）が設けられている。Ｐ型コレクタ層（１９）と第２のＮ型バッファ層（２０）にコレクタ電極（２１）が直接に接続されている。第２のＮ型バッファ層（２０）の不純物濃度はコレクタ電極（２１）に近づくほど小さくなる。第２のＮ型バッファ層（２０）は、コレクタ電極（２１）とはオーミックコンタクトを構成していない。

Abstract translation: 具有栅极（7）和发射极（9）的绝缘栅双极晶体管设置在晶体管区域中。 端子区域布置在晶体管区域周围。 在晶体管区域中，在N型漂移层（1）的下方设置有第一N型缓冲层（18）。 在第一N型缓冲层（18）的下方设置P型集电极层（19）。 在终端区域中，在N型漂移层（1）的下方设置第二N型缓冲层（20）。 集电极（21）与P型集电极层（19）和第二N型缓冲层（20）直接连接。 第二N型缓冲层（20）的杂质浓度朝向集电极（21）减少。 第二N型缓冲层（20）不与集电极（21）形成欧姆接触。

公开(公告)号：WO2012149184A3

公开(公告)日：2013-01-10

申请号：PCT/US2012035249

申请日：2012-04-26

Applicant: TEXAS INSTRUMENTS INC ,  TEXAS INSTRUMENTS JAPAN ,  FRENCH WILLIAM ,  VASHCHENKO VLADISLAV ,  FOOTE RICHARD WENDELL ,  SADOVNIKOV ALEXEI ,  BHOLA PUNIT ,  HOPPER PETER J

Inventor： FRENCH WILLIAM ,  VASHCHENKO VLADISLAV ,  FOOTE RICHARD WENDELL ,  SADOVNIKOV ALEXEI ,  BHOLA PUNIT ,  HOPPER PETER J

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7824 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66689 ,  H01L29/7835 ,  H01L29/78603

Abstract: A lateral DMOS transistor (300) formed on a silicon-on-insulator (SOI) structure (102) has a higher breakdown voltage that results from a cavity (310) that is formed in the bulk region (104) of the SOI structure. The cavity exposes a portion of the bottom surface of the insulator layer (106) of the SOI structure that lies directly vertically below the drift region of the DMOS transistor.

Abstract translation: 形成在绝缘体上硅（SOI）结构（102）上的横向DMOS晶体管（300）具有由在SOI结构的体区（104）中形成的腔（310）产生的更高的击穿电压。 空腔暴露SOI结构的绝缘体层（106）的底部表面的一部分，其直接位于DMOS晶体管的漂移区域的垂直下方。

公开(公告)号：WO2012165329A1

公开(公告)日：2012-12-06

申请号：PCT/JP2012/063480

申请日：2012-05-25

Applicant: 新電元工業株式会社 ,  渡辺 祐司 ,  岸 雅人 ,  佐藤 広輝 ,  竹森 俊之 ,  丸岡 道明

Inventor： 渡辺　祐司 ,  岸　雅人 ,  佐藤　広輝 ,  竹森　俊之 ,  丸岡　道明

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

CPC classification number: H01L29/66712 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7397 ,  H01L29/7813

Abstract: 　本発明のトレンチゲートパワー半導体装置１００は、ｎ － 型のドリフト層１１４と、ｐ型のボディ層１２０と、溝１２４と、ｎ ＋ 型のソース領域１３２と、溝１２４の内周面に形成してなるゲート絶縁膜１２６と、ゲート絶縁膜１２６の内周面に形成してなるゲート電極膜１２８と、ゲート電極膜１２８と絶縁されるとともに、ソース領域１３２と接して形成してなるソース電極層１３６とを備え、ドリフト層１１４において隣接する溝１２４に挟まれた領域には、溝１２４よりも深く延在するｐ型の埋め込み領域１４０がボディ層１２０に接するように形成され、埋め込み領域１４０におけるｐ型不純物が最大濃度を示す深さ位置が、ボディ層１２０の底面Ｐ２と埋め込み領域１４０の底面Ｐ３との中間に位置する深さ位置よりも深いところにある。　本発明のトレンチゲートパワー半導体装置１００によれば、高い逆耐圧を有するとともにより一層オン抵抗を低くすることが可能となる。

Abstract translation: 本发明的沟槽栅功率半导体器件（100）具有：n型漂移层（114）; p型体层（120）; 凹槽（124）; n +型源极区域（132）; 形成在所述槽（124）的内周面上的栅极绝缘膜（126）; 形成在所述栅极绝缘膜（126）的内周面上的栅电极膜（128）。 以及与栅极电极膜（128）绝缘而形成为与源极区域（132）接触的源极电极层（136）。 在漂移层（114）中，夹在两个相邻凹槽（124）之间的区域设置有与主体层（120）接触并且比凹槽（124）更深的p型掩埋区域（140） 。 在掩埋区域（140）中，p型杂质浓度最大的深度位置位于比体层（120）的底面（P2）与底层（120）的底面（P3）的中间更深的深度位置 埋设区域（140）。 该沟槽栅极功率半导体器件（100）具有高的反向击穿电压和更低的导通电阻。

公开(公告)号：WO2012144295A1

公开(公告)日：2012-10-26

申请号：PCT/JP2012/057690

申请日：2012-03-26

Applicant: ルネサスエレクトロニクス株式会社 ,  冨田 和朗 ,  大芦 敏行 ,  佐藤 英則

Inventor： 冨田　和朗 ,  大芦　敏行 ,  佐藤　英則

IPC: H01L21/82 ,  H01L21/822 ,  H01L27/04

CPC classification number: H01L29/0696 ,  H01L21/823871 ,  H01L23/52 ,  H01L23/5286 ,  H01L27/0207 ,  H01L27/092 ,  H01L29/1095 ,  H01L29/45 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　ゲート配線部（ＧＨＢ）は、第１ゲート配線部（ＧＨＢ１）、第２ゲート配線部（ＧＨＢ２）および第３ゲート配線部（ＧＨＢ３）を備えている。第１ゲート配線部（ＧＨＢ１）は、電源配線側へ、Ｙ軸方向に平行に形成されて、素子形成領域（ＰＥＲ）内の所定の位置まで延在している。第２ゲート配線部（ＧＨＢ２）は、第１ゲート配線部（ＧＨＢ１）から電源配線側へ、Ｙ軸方向に対して斜めに屈曲する方向に平行に形成されて、Ｘ軸方向に平行な、素子形成領域（ＰＥＲ）と素子分離絶縁膜（ＥＢ）との境界を跨ぐように延在している。第３ゲート配線部（ＧＨＢ３）は、第２ゲート配線部（ＧＨＢ２）から電源配線の側へ、Ｙ軸方向に平行にさらに延在している。

Abstract translation: 栅极配线部（GHB3）设置有第一栅极配线部（GHB1），第二栅极配线部（GHB2）和第三栅极配线部（GHB3）。 第一栅极布线部（GHB1）通过与Y轴方向平行地朝向电力供给配线侧形成，并且延伸到元件形成区域（PER）中的规定位置。 第二栅极配线部（GHB2）通过与第一栅极配线部（GHB1）相对于电源配线侧与Y轴方向相对的方向平行地形成，第二栅极配线部延伸到 穿过元件形成区域（PER）和元件隔离绝缘膜（EB）之间的边界，所述边界平行于X方向。 第三栅极布线部分（GHB3）通过平行于Y轴方向从第二栅极布线部分（GHB2）延伸到电源布线侧。

公开(公告)号：WO2012124786A1

公开(公告)日：2012-09-20

申请号：PCT/JP2012/056777

申请日：2012-03-15

Applicant: 富士電機株式会社 ,  豊田 善昭

Inventor： 豊田　善昭

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823487 ,  H01L27/088 ,  H01L29/0615 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/4236 ,  H01L29/66666 ,  H01L29/7397 ,  H01L29/7803 ,  H01L29/7811 ,  H01L29/7827

Abstract: 　縦型トレンチゲート型ＭＯＳＦＥＴ素子部（３０）と、ｐ - 型ウェル拡散領域（４ａ）を有する制御用横型ｎチャネルＭＯＳＦＥＴ素子部（２２）と、これらを取り巻く終端耐圧領域（２３）と、を備えた半導体装置であって、終端耐圧領域（２３）がＬＯＣＯＳ酸化膜（１１ｃ）と端部のトレンチに外接するｐ型サステイン領域（５０）と、それに外接するｐ - 型拡散領域（４ｂ）と、を備え、ｐ - 型拡散領域（４ｂ）をｐ型ベース領域（５）より深く低濃度とし、ｐ型サステイン領域（５０）をｐ - 型拡散領域（４ｂ）より浅く高濃度とし、ｐ - 型ウェル拡散領域（４ａ）をｐ型ベース領域（５）とｐ型サステイン領域（５０）より深く低濃度とし、終端耐圧領域（２３）とｐ - 型ウェル拡散領域（４ａ）の耐圧をＭＯＳＦＥＴ素子部（３０）の耐圧より高くした。

Abstract translation: 一种具有垂直沟槽栅MOSFET MOSFET元件区域（30）的半导体器件，具有p型阱扩散区域（4a）的控制水平n沟道MOSFET元件区域（22）。 以及围绕所述区域的端子电压击穿区域（23）。 所述端子电压击穿区域（23）设置有：与LOCOS氧化膜（11c）和端部沟槽外部接触的p型维持区域（50） 以及与所述p型维持区域外部接触的p型扩散区域（4b）。 所述p型扩散区域（4b）的浓度比p型基极区域（5）更深且更低，p型维持区域（50）的浓度比p型扩散区域（4b）更浅， ），p型阱扩散区域（4a）的浓度比p型基极区域（5）和p型维持区域（50）的浓度越来越低，并且端子电压击穿区域的击穿电压 （23）和p型阱扩散区（4a）比MOSFET元件区（30）高。

公开(公告)号：WO2012094780A8

公开(公告)日：2012-09-07

申请号：PCT/CN2011000232

申请日：2011-02-15

Applicant: UNIV ELECTRONIC SCIENCE & TECH ,  LUO XIAORONG ,  YAO GUOLIANG ,  LEI TIANFEI ,  WANG YUANGANG ,  ZHANG BO ,  LI ZHAOJI

Inventor： LUO XIAORONG ,  YAO GUOLIANG ,  LEI TIANFEI ,  WANG YUANGANG ,  ZHANG BO ,  LI ZHAOJI

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/7824 ,  H01L27/0922 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/7825 ,  H01L29/7831

Abstract: A silicon-on-insulator (SOI) lateral MOSFET device and the integrated circuit thereof are provided. In said device, an active layer (3) includes a body region (9) and a drain region (12) which are located on the surface of the active layer (3) respectively and are separated from each other, and also a planar gate channel region (14'), a source region (11a), a body contact region (10) and a source region (11b) which are located on the surface of the body region (9) and are set in sequence from the side adjacent to the drain region (12). The active layer (3) located between the body region (9) and the drain region (12) is a drift region, wherein the drift region and the body region (9) have opposite conduction types. A semiconductor buried layer (4) is set beneath the surface of the active layer (3), wherein the semiconductor buried layer (4) and the body region (9) have the same conduction type. Said device has a trench gate structure (8) and a planar gate structure (8'), wherein the trench gate structure (8) contacts with the body region (9) and longitudinally extends from the surface of the active layer (3) to a dielectric buried layer (2), and the planar gate structure (8') is formed above the body region (9). Said device has the advantages of high withstand voltage, low specific on-resistance, low power consumption, low cost, and easy miniaturization and integration.

Abstract translation: 提供了一种绝缘体上硅（SOI）横向MOSFET器件及其集成电路。 在所述装置中，有源层（3）包括分别位于有源层（3）的表面上并彼此分离的主体区域（9）和漏极区域（12），并且还包括平面栅极 沟槽区域（14'），源极区域（11a），体接触区域（10）和源极区域（11b），其位于身体区域（9）的表面上并且从邻近的侧面 到漏极区域（12）。 位于身体区域（9）和漏极区域（12）之间的有源层（3）是漂移区域，其中漂移区域和体区域（9）具有相反的导电类型。 半导体埋层（4）设置在有源层（3）的表面下方，其中半导体掩埋层（4）和体区（9）具有相同的导电类型。 所述器件具有沟槽栅极结构（8）和平面栅极结构（8'），其中沟槽栅极结构（8）与主体区域（9）接触并且从活性层（3）的表面纵向延伸到 电介质掩埋层（2），并且平面栅极结构（8'）形成在主体区域（9）的上方。 所述器件具有耐受电压高，导通电阻低，功耗低，成本低，易于小型化和集成的优点。