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    MOSFET及其制造方法
    2.
    发明申请
    MOSFET及其制造方法 审中-公开

    公开(公告)号：WO2013037167A1

    公开(公告)日：2013-03-21

    申请号：PCT/CN2011/082424

    申请日：2011-11-18

    申请人： 中国科学院微电子研究所 ,  朱慧珑 ,  许淼 ,  梁擎擎

    发明人： 朱慧珑 ,  许淼 ,  梁擎擎

    IPC分类号： H01L29/786 ,  H01L21/336

    CPC分类号： H01L29/78648 ,  H01L29/66742 ,  H01L29/78609

    摘要： 本申请公开了一种MOSFET及其制造方法，其中MOSFET包括：SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅，所述背栅嵌于所述半导体衬底中并且包括形成背栅的下部区域的第一掺杂区和形成背栅的上部区域的第二掺杂区。该MOSFET可以通过改变补偿注入区中的掺杂类型和掺杂浓度而实现对阈值电压的调节。

    MOSFET及其制造方法
    3.
    发明申请
    MOSFET及其制造方法 审中-公开

    公开(公告)号：WO2012174769A1

    公开(公告)日：2012-12-27

    申请号：PCT/CN2011/077856

    申请日：2011-08-01

    申请人： 中国科学院微电子研究所 ,  朱慧珑 ,  许淼 ,  梁擎擎

    发明人： 朱慧珑 ,  许淼 ,  梁擎擎

    IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L27/12 ,  H01L21/84

    CPC分类号： H01L21/2652 ,  H01L21/2658 ,  H01L29/78648

    摘要： 提供一种MOSFET及其制造方法。MOSFET包括由半导体衬底（11）、绝缘层（12）和半导体层（13）构成的SOI晶片；位于半导体层（13）上的栅叠层（15，22），位于栅堆叠两侧的源区和漏区，位于半导体层（13）中且夹在源漏区之间的沟道区，位于半导体衬底（11）中的背栅（17），其中，背栅包括第一至第三补偿注入区，第一补偿注入区位于源漏区下方，第二补偿注入区沿着远离沟道区方向延伸并与第一补偿注入区邻接，第三补偿注入区位于沟道区下方且与第一补偿注入区邻接。该结构通过改变背栅中的掺杂类型而实现对阈值电压的调节，可减小与背栅相关的寄生电容和接触电阻。

    MOSFET及其制造方法
    4.
    发明申请
    MOSFET及其制造方法 审中-公开

    公开(公告)号：WO2012174771A1

    公开(公告)日：2012-12-27

    申请号：PCT/CN2011/077917

    申请日：2011-08-02

    申请人： 中国科学院微电子研究所 ,  朱慧珑 ,  许淼 ,  梁擎擎

    发明人： 朱慧珑 ,  许淼 ,  梁擎擎

    IPC分类号： H01L21/336 ,  H01L27/088 ,  H01L29/78

    CPC分类号： H01L29/78648

    摘要： 一种MOSFET及其制造方法，所述MOSFET包括SOI晶片、栅叠层、沟道区、源区和漏区。所述SOI晶片包括半导体衬底（11）、绝缘埋层（12）和半导体层（13），所述绝缘埋层（12）位于所述半导体衬底（11）上，所述半导体层（13）位于所述绝缘埋层（12）上；所述栅叠层位于半导体层（13）上；所述源区和漏区嵌于所述半导体层（13）中且位于所述栅堆叠两侧；沟道区嵌于所述半导体层（13）中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅（17）和补偿注入区（21），所述背栅（17）嵌于所述半导体衬底（11）中，所述补偿注入区（21）位于所述沟道区下方且嵌于所述背栅（17）中，所述背栅（17）的掺杂类型与所述补偿注入区（21）的掺杂类型相反。该MOSFET可以通过改变背栅（17）中的掺杂类型而实现对阈值电压的调节。

    半导体器件
    5.
    发明申请
    半导体器件 审中-公开

    公开(公告)号：WO2013026237A1

    公开(公告)日：2013-02-28

    申请号：PCT/CN2011/082425

    申请日：2011-11-18

    申请人： 中国科学院微电子研究所 ,  梁擎擎 ,  许淼 ,  朱慧珑 ,  钟汇才

    发明人： 梁擎擎 ,  许淼 ,  朱慧珑 ,  钟汇才

    IPC分类号： H01L27/04

    CPC分类号： H01L29/78603 ,  H01L29/78648

    摘要： 一种半导体器件，包括：在超薄半导体层（13）中形成的源/漏区，在超薄半导体层（13）中形成的位于源/漏区之间的沟道层；位于沟道区上方的前栅叠层，该前栅叠层包括前栅（15）和位于前栅（15）和沟道区之间的前栅介质层（14），位于沟道区下方的背栅叠层，该背栅叠层包括背栅（11）和位于背栅（11）和沟道区之间的背栅介质层（12）；其中，前栅由高阈值电压材料形成，背栅由低阈值电压材料形成。该半导体器件利用前栅和背栅的材料组合减小由于沟道区厚度变化而引起的阈值电压波动。

    MOSFET及其制造方法
    8.
    发明申请
    MOSFET及其制造方法 审中-公开

    公开(公告)号：WO2013053166A1

    公开(公告)日：2013-04-18

    申请号：PCT/CN2011/082415

    申请日：2011-11-18

    申请人： 中国科学院微电子研究所 ,  朱慧珑 ,  梁擎擎 ,  尹海洲 ,  骆志炯

    发明人： 朱慧珑 ,  梁擎擎 ,  尹海洲 ,  骆志炯

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78648

    摘要： 提供一种MOSFET及其制造方法，MOSFET形成在SOI晶片中，且MOSFET包括：浅沟槽隔离区（17），在半导体层（13）中限定有源区；栅叠层（GS0），位于半导体层上；源区和漏区，位于半导体层中且位于栅叠层两侧；沟道区，位于半导体层中且夹在源区和漏区之间；背栅（18），位于半导体衬底（11）中；第一假栅叠层（GS1），与半导体层和浅沟槽隔离区之间的边界重叠；以及第二假栅叠层（GS2），位于浅沟槽隔离区上，其中，MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道（24）、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道（24）。该MOSFET可以利用假栅叠层防止背栅和源/漏区之间短路的发生。

    鳍式场效应晶体管的制造方法
    10.
    发明申请
    鳍式场效应晶体管的制造方法 审中-公开

    公开(公告)号：WO2012162943A1

    公开(公告)日：2012-12-06

    申请号：PCT/CN2011/078196

    申请日：2011-08-10

    申请人： 中国科学院微电子研究所 ,  梁擎擎 ,  朱慧珑 ,  钟汇才

    发明人： 梁擎擎 ,  朱慧珑 ,  钟汇才

    IPC分类号： H01L21/36

    CPC分类号： H01L29/66545 ,  H01L29/66795

    摘要： 提供了一种鳍式场效应晶体管的制造方法，包括提供衬底；在所述衬底内形成鳍，在鳍上形成横跨鳍的伪栅条，在伪栅条两侧的覆盖层和第一介质层内形成源漏窗口，该源漏窗口在被伪栅条覆盖的鳍的两侧并为被周围的覆盖层和第一介质层包围，在该源漏窗口内形成源漏区时，由于源漏区形成过程中晶格不匹配产生应力，该应力受到第一介质层的限制作用而被施加在沟道中，从而提高了器件的迁移率并改善了器件的性能。