公开(公告)号：WO2018175081A1

公开(公告)日：2018-09-27

申请号：PCT/US2018/020375

申请日：2018-03-01

Applicant: CIECHONSKI, Rafal ,  DANESH, Fariba ,  GARDNER, Nathan ,  LEUNG, Benjamin ,  TSAI, Miao-Chan

Inventor： CIECHONSKI, Rafal ,  DANESH, Fariba ,  GARDNER, Nathan ,  LEUNG, Benjamin ,  TSAI, Miao-Chan

IPC: H01L33/00 ,  H01L33/16 ,  H01L33/20

CPC classification number: H01L33/32 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/02505 ,  H01L21/02513 ,  H01L21/0254 ,  H01L21/02603 ,  H01L21/02642 ,  H01L21/02647 ,  H01L33/007 ,  H01L33/08 ,  H01L33/24

Abstract: A growth mask layer including an array of apertures therethrough can be formed on a single crystalline gallium nitride layer. Group III nitride nanostructures including gallium nitride or indium gallium nitride nanopyramids or nanowires can be formed through the array of apertures by a selective epitaxy process. An indium gallium nitride material can be deposited by another selective epitaxy process on the Group III nitride nanostructures until a continuous indium gallium nitride template layer is formed. The continuous indium gallium nitride template layer has a dislocation density that decreases with distance from the growth mask layer. Red light emitting diodes can be formed over the continuous indium gallium nitride template layer with higher efficiency due the relatively large lattice constant of the continuous indium gallium nitride template layer.

公开(公告)号：WO2017223296A1

公开(公告)日：2017-12-28

申请号：PCT/US2017/038717

申请日：2017-06-22

Applicant: CRYSTAL SOLAR INC.

Inventor： RAVI, Tirunelveli S. ,  MILLER, Stephen Daniel

IPC: H01L21/78 ,  H01L21/04 ,  H01L21/67

CPC classification number: H01L21/7813 ,  C30B25/186 ,  C30B29/06 ,  C30B33/06 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02513 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/263 ,  H01L21/2636 ,  H01L21/304

Abstract: Methods and equipment for the removal of semiconductor wafers grown on the top surface of a single crystal silicon substrate covered by a porous silicon separation layer by using IR irradiation of the porous silicon separation layer to initiate release of the semiconductor wafer from the substrate, particularly at edges (and corners) of the top surface of the substrate.

Abstract translation: 通过使用多孔硅分离层的IR照射来去除在多孔硅分离层覆盖的单晶硅衬底的顶表面上生长的半导体晶片以开始释放该多晶硅分离层的方法和设备 半导体晶片，特别是在衬底顶面的边缘（和角落）。

公开(公告)号：WO2016121853A1

公开(公告)日：2016-08-04

申请号：PCT/JP2016/052435

申请日：2016-01-28

Applicant: 日本碍子株式会社

Inventor： 吉野　隆史 ,  今井　克宏 ,  坂井　正宏

IPC: C30B29/38

CPC classification number: H01L21/02639 ,  C30B7/105 ,  C30B9/10 ,  C30B9/12 ,  C30B19/02 ,  C30B19/12 ,  C30B25/04 ,  C30B25/18 ,  C30B28/04 ,  C30B28/14 ,  C30B29/20 ,  C30B29/406 ,  C30B29/68 ,  H01L21/02002 ,  H01L21/0242 ,  H01L21/02433 ,  H01L21/02458 ,  H01L21/02513 ,  H01L21/0254 ,  H01L21/02579 ,  H01L21/02595 ,  H01L21/02609 ,  H01L21/0262 ,  H01L21/7806 ,  H01L29/2003 ,  H01L29/34 ,  H01L29/872 ,  H01L33/007 ,  H01L33/0079 ,  H01L33/025 ,  H01L33/32

Abstract: 自立基板は、ハイドライド気相成長法またはアモノサーマル法で育成され、ガリウム、アルミニウムおよびインジウムからなる群より選ばれた一種以上の元素の窒化物からなる第一の窒化物層および、第一の窒化物層上にナトリウムフラックス法で育成され、ガリウム、アルミニウムおよびインジウムからなる群より選ばれた一種以上の元素の窒化物からなる第二の窒化物層を備える。第一の窒化物層において、第一の窒化物層の一対の主面間に延びる単結晶粒子が複数配列されており、第二の窒化物層において、第二の窒化物層の一対の主面間に延びる単結晶粒子が複数配列されており、第一の窒化物層の厚みが、第二の窒化物層の厚みよりも大きい。

Abstract translation: 这种独立式基板设置有：通过氢化物气相沉积法或氨热法生长的第一氮化物层，其由选自镓，铝和铟的一种或多种元素的氮化物组成; 以及通过钠通量法在第一氮化物层上生长并由选自镓，铝和铟的一种或多种元素的氮化物组成的第二氮化物层。 在第一氮化物层中，多个单晶粒被布置成在第一氮化物层的一对主表面之间延伸。 在第二氮化物层中，多个单晶粒被布置成在第二氮化物层的一对主表面之间延伸。 第一氮化物层的厚度大于第二氮化物层的厚度。

公开(公告)号：WO2016104080A1

公开(公告)日：2016-06-30

申请号：PCT/JP2015/083831

申请日：2015-11-25

Applicant: 株式会社SUMCO

Inventor： 廣瀬　諒 ,  奥山　亮輔 ,  栗田　一成

IPC: H01L21/322 ,  H01L21/20 ,  H01L21/265 ,  H01L27/146

CPC classification number: H01L21/26566 ,  H01L21/02005 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02447 ,  H01L21/02513 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02658 ,  H01L21/26513 ,  H01L21/3221 ,  H01L21/324 ,  H01L27/1464 ,  H01L27/14687

Abstract: 本発明は、より高いゲッタリング能力を有する半導体エピタキシャルウェーハの製造方法を提供する。本発明の半導体エピタキシャルウェーハ１００の製造方法は、半導体ウェーハ１０の表面１０Ａにクラスターイオン１２を照射して、該半導体ウェーハの表面部に、前記クラスターイオンの構成元素が固溶した改質層１４を形成する第１工程と、前記半導体ウェーハの改質層１４上にエピタキシャル層１８を形成する第２工程と、を有し、前記第１工程は、前記半導体ウェーハ１０の温度を２５℃より低く保持した状態で行うことを特徴とする。

Abstract translation: 本发明提供一种具有较高吸杂能力的半导体外延晶片的制造方法。 根据本发明的半导体外延晶片100的制造方法的特征在于包括：第一步骤，其中半导体晶片10的表面10A被簇离子12照射，使得其中构成元素 的簇离子被固溶，形成在半导体晶片的表面部分中; 以及第二步骤，其中外延层18形成在半导体晶片的改性层14上。 该半导体外延晶片100的制造方法的特征在于，在保持半导体晶片10的温度低于25℃的同时进行第一工序。

公开(公告)号：WO2016096551A1

公开(公告)日：2016-06-23

申请号：PCT/EP2015/079054

申请日：2015-12-09

Applicant: ELEMENT SIX TECHNOLOGIES LIMITED

Inventor： NASSER-FAILI, Firooz ,  FRANCIS, Daniel ,  LOWE, Frank Yantis ,  TWITCHEN, Daniel James

IPC: H01L21/20 ,  H01L21/314

CPC classification number: H01L21/02115 ,  H01L21/02263 ,  H01L21/02274 ,  H01L21/02304 ,  H01L21/0237 ,  H01L21/02389 ,  H01L21/02444 ,  H01L21/02513 ,  H01L21/02527 ,  H01L21/02595 ,  H01L21/0262 ,  H01L29/1602 ,  H01L29/2003 ,  H01L29/267

Abstract: A semiconductor device structure comprising: a layer of compound semiconductor material; and a layer of polycrystalline CVD diamond material, wherein the layer of polycrystalline CVD diamond material is bonded to the layer of compound semiconductor material via a layer of nano-crystalline diamond which is directly bonded to the layer of compound semiconductor material, the layer of nano-crystalline diamond having a thickness in a range 5 to 50 nm and configured such that an effective thermal boundary resistance (TBReff) as measured by transient thermoreflectance at an interface between the layer of compound semiconductor material and the layer of polycrystalline CVD diamond material is no more than 50 m 2 K/GW.

Abstract translation: 一种半导体器件结构，包括：化合物半导体材料层; 和多晶CVD金刚石材料层，其中多晶CVD金刚石材料层通过直接结合到化合物半导体材料层的纳米晶金刚石层结合到化合物半导体材料层，纳米层 结晶金刚石，其厚度在5至50nm的范围内，并且构造成使得通过化合物半导体材料层与多晶CVD金刚石材料层之间的界面处的瞬时热反射率测量的有效热边界电阻（TBReff）为无 超过50 m2K / GW。

公开(公告)号：WO2015177220A1

公开(公告)日：2015-11-26

申请号：PCT/EP2015/061132

申请日：2015-05-20

Applicant: CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (CNRS)

Inventor： DE MIERRY, Philippe ,  TENDILLE, Florian ,  VENNEGUES, Philippe

IPC: H01L21/20

CPC classification number: H01L21/0254 ,  C30B23/04 ,  C30B23/066 ,  C30B25/04 ,  C30B25/186 ,  C30B29/406 ,  C30B29/66 ,  H01L21/0242 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/02458 ,  H01L21/02513 ,  H01L21/02516 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/0265 ,  H01L33/007 ,  H01L33/32

Abstract: La présente invention concerne un procédé de fabrication d'un matériau semi-conducteur incluant une couche de nitrure d'élément III semi-polaire à partir d'un substrat de départ semi-polaire incluant une pluralité de gorges espacées périodiquement d'une distance, chaque gorge incluant un premier flanc incliné d'orientation cristallographique C (0001) et un deuxième flanc incliné d'orientation cristallographique différente, le procédé comprenant les phases consistant à: Former (2) des cristaux de nitrure d'élément III sur les premiers flancs inclinés des gorges, les paramètres de croissance des cristaux de nitrure d'élément III étant adaptés pour favoriser une croissance latérale desdits cristaux de sorte à induire un chevauchement entre les cristaux de nitrure d'élément III adjacents, et continuer la croissance jusqu'à coalescence des cristaux de nitrure d'élément III pour former une couche de cristaux de nitrure d'élément III coalescés; Former (3) une couche bidimensionnelle de nitrure d'élément III sur la couche de cristaux de nitrure d'élément III coalescés.

Abstract translation: 本发明涉及包含半极性III族氮化物层的半导体材料的制造方法，该半导体材料包括周期性间隔开的多个槽的半极性起始衬底。 每个凹槽包括具有晶体取向C（0001）的第一倾斜侧面和具有不同结晶取向的第二倾斜侧面。 该方法包括以下阶段，其涉及：在槽的第一倾斜侧面上形成（2）III族氮化物晶体，III族氮化物晶体的生长参数适于促进所述晶体的横向生长，例如引起 相邻的III族氮化物晶体，并且继续生长直到III族氮化物晶体的聚结，以形成一层聚结的III族氮化物晶体; 以及在聚结的III族氮化物晶体层上形成（3）二维III族氮化物层。

公开(公告)号：WO2015142322A1

公开(公告)日：2015-09-24

申请号：PCT/US2014/031094

申请日：2014-03-18

Applicant: INTEL CORPORATION ,  MUKHERJEE, Niloy ,  DOYLE, Brian, S. ,  DASGUPTA, Sansaptak ,  RADOSAVLJEVIC, Marko ,  PILLARISETTY, Ravi ,  THEN, Han Wui ,  RAO, Valluri, R. ,  CHAU, Robert, S.

Inventor： MUKHERJEE, Niloy ,  DOYLE, Brian, S. ,  DASGUPTA, Sansaptak ,  RADOSAVLJEVIC, Marko ,  PILLARISETTY, Ravi ,  THEN, Han Wui ,  RAO, Valluri, R. ,  CHAU, Robert, S.

IPC: H01L29/04 ,  H01L21/763

CPC classification number: H01L21/02513 ,  H01L21/02164 ,  H01L21/02178 ,  H01L21/02186 ,  H01L21/0228 ,  H01L21/02282 ,  H01L21/02422 ,  H01L21/02428 ,  H01L21/02488 ,  H01L21/02521 ,  H01L21/02532 ,  H01L21/02538 ,  H01L21/02549 ,  H01L21/02551 ,  H01L21/02595 ,  H01L21/02631 ,  H01L21/02675 ,  H01L21/763 ,  H01L27/1218 ,  H01L27/1225 ,  H01L29/78603 ,  H01L29/78681

Abstract: Embodiments of semiconductor assemblies, and related integrated circuit devices and techniques, are disclosed herein. In some embodiments, a semiconductor assembly may include a flexible substrate, a polycrystalline semiconductor material, and a polycrystalline dielectric disposed between and adjacent to the flexible substrate and the polycrystalline semiconductor material. The polycrystalline semiconductor material may include a polycrystalline III-V material, a polycrystalline II-VI material or polycrystalline germanium. Other embodiments may be disclosed and/or claimed.

Abstract translation: 本文公开了半导体组件的实施例以及相关的集成电路器件和技术。 在一些实施例中，半导体组件可以包括柔性衬底，多晶半导体材料和布置在柔性衬底和多晶半导体材料之间和之后的多晶电介质。 多晶半导体材料可以包括多晶III-V材料，多晶II-VI材料或多晶锗。 可以公开和/或要求保护其他实施例。

公开(公告)号：WO2013160343A1

公开(公告)日：2013-10-31

申请号：PCT/EP2013/058477

申请日：2013-04-24

Applicant: OSRAM OPTO SEMICONDUCTORS GMBH

Inventor： HERTKORN, Joachim ,  FREY, Alexander ,  SCHMID, Christian

IPC: H01L21/02

CPC classification number: H01L33/0066 ,  H01L21/02458 ,  H01L21/02488 ,  H01L21/02502 ,  H01L21/0251 ,  H01L21/02513 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/02661 ,  H01L31/03044 ,  H01L31/1852 ,  H01L31/1856 ,  H01L33/0075 ,  H01L33/32 ,  Y10T428/24355

Abstract: Es wird ein Epitaxiesubstrat (11, 12, 13) für ein Nitrid- Verbindungshalbleitermaterial angegeben, das eine Nukleationsschicht (2) direkt auf einem Substrat (1) aufweist, wobei die Nukleationsschicht (2) zumindest eine erste Schicht (21) aus AlON mit einer Säulenstruktur aufweist. Weiterhin werden ein Verfahren zur Herstellung eines Epitaxiesubstrats und ein optoelektronischer Halbleiterchip mit einem Epitaxiesubstrat

Abstract translation: 它是用于具有成核的氮化物化合物半导体材料中指定的外延衬底（11，12，13）（2）直接在基板上（1），所述核层（2）至少AlON构成的第一层（21）配有一个 具有柱状结构。 此外，制造外延衬底的方法，并用外延基板的光电子半导体芯片

公开(公告)号：WO2013089953A1

公开(公告)日：2013-06-20

申请号：PCT/US2012/064600

申请日：2012-11-12

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： CHENG, Kangguo ,  ERVIN, Joseph ,  PEI, Chengwen ,  TODI, Ravi, M. ,  WANG, Geng

IPC: H01L21/336

CPC classification number: H01L21/02488 ,  H01L21/02513 ,  H01L21/02587 ,  H01L21/02598 ,  H01L21/02642 ,  H01L29/66795 ,  H01L29/785

Abstract: A dielectric template layer is deposited on a substrate. Line trenches are formed within the dielectric template layer by an anisotropic etch that employs a patterned mask layer. The patterned mask layer can be a patterned photoresist layer, or a patterned hard mask layer that is formed by other image transfer methods. A lower portion of each line trench is filled with an epitaxial rare-earth oxide material by a selective rare-earth oxide epitaxy process. An upper portion of each line trench is filled with an epitaxial semiconductor material by a selective semiconductor epitaxy process. The dielectric template layer is recessed to form a dielectric material layer that provides lateral electrical isolation among fin structures, each of which includes a stack of a rare-earth oxide fin portion and a semiconductor fin portion.

Abstract translation: 电介质模板层沉积在衬底上。 通过使用图案化掩模层的各向异性蚀刻，在电介质模板层内形成线沟槽。 图案化掩模层可以是图案化的光致抗蚀剂层，或者通过其它图像转印方法形成的图案化的硬掩模层。 通过选择性稀土氧化物外延法，用外延稀土氧化物材料填充每个线沟槽的下部。 通过选择性半导体外延工艺，用外延半导体材料填充每个线沟槽的上部。 电介质模板层被凹入以形成介电材料层，该电介质材料层在散热片结构之间提供横向电隔离，其中每一个包括稀土氧化物翅片部分和半导体散热片部分的堆叠。

公开(公告)号：WO2012158593A2

公开(公告)日：2012-11-22

申请号：PCT/US2012/037728

申请日：2012-05-14

Applicant: THE REGENTS OF THE UNIVERSITY OF CALIFORNIA ,  HARDY, Matthew T. ,  HSU, Po Shan ,  DENBAARS, Steven P. ,  SPECK, James S. ,  NAKAMURA, Shuji

Inventor： HARDY, Matthew T. ,  HSU, Po Shan ,  DENBAARS, Steven P. ,  SPECK, James S. ,  NAKAMURA, Shuji

IPC: H01L49/00 ,  H01L21/20

CPC classification number: H01L21/0254 ,  H01L21/02389 ,  H01L21/02433 ,  H01L21/02458 ,  H01L21/02513

Abstract: A method for fabricating a Ill-nitride based semiconductor device, including (a) growing one or more buffer layers on or above a semi-polar or non-polar GaN substrate, wherein the buffer layers are semi-polar or non-polar Ill-nitride buffer layers; and (b) doping the buffer layers so that a number of crystal defects in III- nitride device layers formed on or above the doped buffer layers is not higher than a number of crystal defects in Ill-nitride device layers formed on or above one or more undoped buffer layers. The doping can reduce or prevent formation of misfit dislocation lines and additional threading dislocations. The thickness and/or composition of the buffer layers can be such that the buffer layers have a thickness near or greater than their critical thickness for relaxation. In addition, one or more (AlInGaN) or Ill-nitride device layers can be formed on or above the buffer layers.

Abstract translation: 一种用于制造基于III族氮化物的半导体器件的方法，包括：（a）在半极性或非极性GaN衬底上或之上生长一个或多个缓冲层，其中所述缓冲层是半极性或非极性的III- 氮化物缓冲层; 并且（b）掺杂缓冲层，使得形成在掺杂缓冲层上或其上的III族氮化物器件层中的多个晶体缺陷不高于在一个或多个第一或第二层上形成的III族氮化物器件层中形成的III族氮化物器件层中的多个晶体缺陷 更多未掺杂的缓冲层。 掺杂可以减少或防止错配位错线的形成和额外的穿线位错。 缓冲层的厚度和/或组成可以使得缓冲层的厚度接近或大于其缓解的临界厚度。 此外，可以在缓冲层上或上方形成一个或多个（AlInGaN）或III族氮化物器件层。