公开(公告)号：WO2018182714A1

公开(公告)日：2018-10-04

申请号：PCT/US2017/025503

申请日：2017-03-31

Applicant: INTEL CORPORATION

Inventor： SHARMA, Abhishek, A. ,  LE, Van H. ,  DEWEY, Gilbert ,  GHANI, Tahir ,  KAVALIEROS, Jack, T.

IPC: H01L29/786 ,  H01L29/66

CPC classification number: H01L29/66742 ,  H01L21/8258 ,  H01L27/0688 ,  H01L27/088 ,  H01L29/66 ,  H01L29/786 ,  H01L29/78609

Abstract: Embodiments herein describe techniques for a semiconductor device including a top-gated TFT having high mobility, while keeping the leakage low. Embodiments may include a dielectric layer above a substrate and multiple channel layers above the dielectric layer. For example, a first channel layer including a first material may be above the dielectric layer, and a second channel layer including a second material may be above the first channel layer, wherein the first material may have a lower leakage than the second material, and the second material may have a higher mobility than the first material. Embodiments may further include a source electrode, a drain electrode, and a gate electrode above the second channel layer. Other embodiments may be described and/or claimed.

公开(公告)号：WO2016189425A1

公开(公告)日：2016-12-01

申请号：PCT/IB2016/052879

申请日：2016-05-18

Applicant: 株式会社半導体エネルギー研究所

Inventor： 倉田求 ,  笹川慎也 ,  栃林克明 ,  岡本悟 ,  下村明久

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L27/092 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L27/146 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  H01L51/50 ,  H05B33/14

CPC classification number: H01L29/7869 ,  G02F1/1368 ,  G06F9/327 ,  G06K19/0723 ,  H01L21/28 ,  H01L21/8234 ,  H01L21/8238 ,  H01L23/3114 ,  H01L23/49861 ,  H01L24/48 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L27/092 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/108 ,  H01L27/115 ,  H01L27/1207 ,  H01L27/1225 ,  H01L27/124 ,  H01L27/1255 ,  H01L27/146 ,  H01L27/14616 ,  H01L27/14621 ,  H01L27/14627 ,  H01L27/14645 ,  H01L27/3262 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/66969 ,  H01L29/786 ,  H01L29/78609 ,  H01L29/78648 ,  H01L29/788 ,  H01L29/792 ,  H01L51/50 ,  H01L2224/48227 ,  H05B33/14

Abstract: 微細なトランジスタを提供する。 または、 寄生容量の小さいトランジスタを提供する。 または、 周波 数特性の高いトランジスタを提供する。または、新規なトランジスタを提供する。 半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、 を有するトランジスタの作製方法であって、 第２の絶縁体上の第４の導電体と、 第４の導電体上の第 ３の絶縁体と、 を有するハードマスク層を形成し、 該ハードマスク層をマスクとして第２の絶縁体に 開口部を形成し、 該開口部を形成することによってハードマスク層は消失し、 該開口部に第１の絶縁 体と第１の導電体を形成するトランジスタ。

Abstract translation: 本发明的目的是提供一种精细晶体管。 本发明的另一个目的是提供一种具有低寄生电容的晶体管。 本发明的另一个目的是提供一种具有高频特性的晶体管。 本发明的另一个目的是提供一种新的晶体管。 本发明提供一种制造晶体管的方法，包括半导体，第一导体，第二导​​体，第三导体，第一绝缘体和第二绝缘体，其中：在第二绝缘体上具有第四导体的硬掩模层和 形成第四导体上的第三绝缘体; 使用硬掩模层作为掩模在第二绝缘体上形成开口; 通过形成开口去除硬掩模层; 并且第一绝缘体和第一导体形成在开口处。

公开(公告)号：WO2016179877A1

公开(公告)日：2016-11-17

申请号：PCT/CN2015/081729

申请日：2015-06-18

Applicant: 深圳市华星光电技术有限公司

Inventor： 吕晓文 ,  曾志远

IPC: H01L21/77 ,  H01L27/12

CPC classification number: H01L29/78696 ,  H01L21/44 ,  H01L27/124 ,  H01L27/1248 ,  H01L29/41733 ,  H01L29/66969 ,  H01L29/78609 ,  H01L29/7869

Abstract: 一种共平面型氧化物半导体TFT基板结构及其制作方法，共平面型氧化物半导体TFT基板结构中，有源层（50）包括本体（51）及连接本体（51）的数条短沟道（52），数条短沟道（52）通过数个条状金属电极（43）间隔开，使得有源层（50）具有较高的迁移率及较低的漏电流，从而改善TFT器件的性能。共平面型氧化物半导体TFT基板结构的制作方法中，通过在源极（41）与漏极（42）之间形成间隔设置的数个条状金属电极（43），使得沉积氧化物半导体层时，可以在源极与漏极之间形成由数个条状金属电极间隔开的数条短沟道（52），该方法简单，不需要额外的光罩或者增加制程，即可获得不同于现有结构的有源层，制得的有源层具有较高的迁移率及较低的漏电流，从而改善TFT器件的性能。

公开(公告)号：WO2016061961A1

公开(公告)日：2016-04-28

申请号：PCT/CN2015/072901

申请日：2015-02-12

Applicant: 京东方科技集团股份有限公司 ,  北京京东方光电科技有限公司

Inventor： 谢振宇

IPC: H01L27/12 ,  H01L21/77

CPC classification number: H01L29/78609 ,  H01L27/1214 ,  H01L29/0615 ,  H01L29/1041 ,  H01L29/78618 ,  H01L29/78621 ,  H01L29/78627 ,  H01L29/78645 ,  H01L29/78675 ,  H01L29/78696 ,  H01L2029/7863

Abstract: 一种阵列基板及其制作方法、显示装置。所述阵列基板包括：依次设置在基板（1）上的有源层、栅绝缘层（3）以及栅电极层（4），所述有源层在水平方向上依次设置有第一重掺杂区（21）、第一低掺杂区（22）、第一非掺杂区（23）、第二低掺杂区（24）、第二非掺杂区（25）、第三低掺杂区（26）、第二重掺杂区（27）。

公开(公告)号：WO2014116433A1

公开(公告)日：2014-07-31

申请号：PCT/US2014/010836

申请日：2014-01-09

Applicant: INTEL CORPORATION

Inventor： PILLARISETTY, Ravi ,  RACHMADY, Willy ,  LE, Van H. ,  SUNG, Seung Hoon ,  KACHIAN, Jessica S. ,  KAVALIEROS, Jack T. ,  THEN, Han Wui ,  DEWEY, Gilbert ,  RADOSAVLJEVIC, Marko ,  CHU-KUNG, Benjamin ,  MUKHERJEE, Niloy

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/78609 ,  H01L29/0653 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/165 ,  H01L29/205 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/785 ,  H01L29/78606 ,  H01L29/78618 ,  H01L29/78681 ,  H01L29/78684 ,  H01L29/78696

Abstract: Deep gate-all-around semiconductor devices having germanium or group III-V active layers are described. For example, a non-planar semiconductor device includes a hetero-structure disposed above a substrate. The hetero-structure includes a hetero-junction between an upper layer and a lower layer of differing composition. An active layer is disposed above the hetero-structure and has a composition different from the upper and lower layers of the hetero-structure. A gate electrode stack is disposed on and completely surrounds a channel region of the active layer, and is disposed in a trench in the upper layer and at least partially in the lower layer of the hetero-structure. Source and drain regions are disposed in the active layer and in the upper layer, but not in the lower layer, on either side of the gate electrode stack.

Abstract translation: 描述具有锗或III-V族有源层的深栅极全面半导体器件。 例如，非平面半导体器件包括设置在衬底上的异质结构。 异质结构包括不同组成的上层和下层之间的异质结。 有源层设置在杂结构上方，并且具有与异质结构的上层和下层不同的组成。 栅电极堆叠设置在有源层的沟道区上并完全包围有源层的沟道区，并且设置在上层中的沟槽中，并且至少部分地设置在异质结构的下层中。 源极和漏极区域设置在栅电极堆叠的任一侧上的有源层和上层中，而不是在下层中。

公开(公告)号：WO2012102158A1

公开(公告)日：2012-08-02

申请号：PCT/JP2012/051028

申请日：2012-01-19

Applicant: シャープ株式会社 ,  岡島 奈美 ,  藤原 正弘

Inventor： 岡島　奈美 ,  藤原　正弘

IPC: G02F1/1368

CPC classification number: G02F1/136209 ,  G02F1/134363 ,  G02F1/136213 ,  G02F1/136286 ,  G02F1/1368 ,  G02F2001/133397 ,  G02F2001/134372 ,  G02F2201/124 ,  G02F2201/40 ,  G02F2202/16 ,  G02F2203/09 ,  H01L27/124 ,  H01L29/78609 ,  H01L29/78633 ,  H01L29/78648

Abstract: 本発明は、開口率を低下させずに、クロストーク、フリッカの発生を効果的に抑制できる液晶表示パネル用基板を提供する。本発明の一態様は、遮光性導電部材と、前記遮光性導電部材よりも上層に配置された薄膜トランジスタと、前記薄膜トランジスタよりも上層に配置された透明電極配線と、前記透明電極配線よりも上層に配置された画素電極とを備える液晶表示パネル用基板であって、前記遮光性導電部材は、前記薄膜トランジスタのチャネル領域を覆う遮光体であり、かつ前記透明電極配線に並列に接続された配線であり、前記透明電極配線は、絶縁膜を挟んで前記画素電極に対向する部分を有する液晶表示パネル用基板である。

Abstract translation: 本发明提供了一种用于液晶显示面板的基板，该基板能够有效地抑制串扰和闪烁的发生，而不会缩小开口率。 本发明的第一方面是一种液晶显示面板，包括：遮光导电部件; 布置在所述遮光导电构件上方的层上的薄膜晶体管; 透明电极布线布置在薄膜晶体管上方的层上; 以及设置在所述透明电极布线上方的层上的像素电极，其中所述遮光导电构件是用于覆盖所述薄膜晶体管的沟道区域并且是与所述透明电极布线并联连接的布线的遮光体; 并且其中所述透明电极布线具有面向像素电极的部分，绝缘膜设置在其间。

公开(公告)号：WO2012079304A1

公开(公告)日：2012-06-21

申请号：PCT/CN2011/071263

申请日：2011-02-24

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  尹海洲 ,  骆志炯

Inventor： 朱慧珑 ,  尹海洲 ,  骆志炯

IPC: H01L21/336 ,  H01L27/12 ,  H01L29/786

CPC classification number: H01L29/66545 ,  H01L29/66772 ,  H01L29/78609 ,  H01L29/78654

公开(公告)号：WO2012071823A1

公开(公告)日：2012-06-07

申请号：PCT/CN2011/071514

申请日：2011-03-04

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  梁擎擎 ,  骆志炯 ,  尹海洲

Inventor： 朱慧珑 ,  梁擎擎 ,  骆志炯 ,  尹海洲

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/2652 ,  H01L21/2658 ,  H01L29/78609 ,  H01L29/78648

公开(公告)号：WO2011065210A1

公开(公告)日：2011-06-03

申请号：PCT/JP2010/069778

申请日：2010-11-01

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  YAMAZAKI, Shunpei

Inventor： YAMAZAKI, Shunpei

IPC: H01L21/20 ,  H01L21/336 ,  H01L29/786

CPC classification number: H01L29/7869 ,  H01L21/02472 ,  H01L21/02483 ,  H01L21/02554 ,  H01L21/02565 ,  H01L21/02631 ,  H01L21/16 ,  H01L27/1225 ,  H01L29/66765 ,  H01L29/66969 ,  H01L29/78609 ,  Y10T156/10 ,  Y10T428/265 ,  Y10T428/31678

Abstract: One embodiment is a method for manufacturing a stacked oxide material, including the steps of forming a first oxide component over a base component, causing crystal growth which proceeds from a surface toward an inside of the first oxide component by first heat treatment to form a first oxide crystal component at least partly in contact with the base component, forming a second oxide component over the first oxide crystal component; and causing crystal growth by second heat treatment using the first oxide crystal component as a seed to form a second oxide crystal component.

Abstract translation: 一个实施方案是一种叠层氧化物材料的制造方法，包括以下步骤：在基底成分上形成第一氧化物组分，通过第一热处理从第一氧化物组分的表面向内部进行晶体生长，形成第一氧化物组分 氧化物晶体组分至少部分地与所述基底组分接触，在所述第一氧化物晶体组分上形成第二氧化物组分; 并且通过使用第一氧化物晶体组分作为种子进行第二次热处理以形成第二氧化物晶体组分的晶体生长。

公开(公告)号：WO2011052385A1

公开(公告)日：2011-05-05

申请号：PCT/JP2010/067998

申请日：2010-10-06

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  YAMAZAKI, Shunpei ,  KOYAMA, Jun ,  MIYAKE, Hiroyuki ,  TAKAHASHI, Kei ,  TOYOTAKA, Kouhei ,  TSUBUKU, Masashi ,  NODA, Kosei ,  KUWABARA, Hideaki

Inventor： YAMAZAKI, Shunpei ,  KOYAMA, Jun ,  MIYAKE, Hiroyuki ,  TAKAHASHI, Kei ,  TOYOTAKA, Kouhei ,  TSUBUKU, Masashi ,  NODA, Kosei ,  KUWABARA, Hideaki

IPC: H01L29/786 ,  H01L21/28 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L29/7869 ,  H01L21/84 ,  H01L23/552 ,  H01L23/60 ,  H01L23/66 ,  H01L25/16 ,  H01L27/0222 ,  H01L27/10873 ,  H01L27/12 ,  H01L27/1225 ,  H01L28/20 ,  H01L28/60 ,  H01L29/78609 ,  H01L2223/6677 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An object is to reduce leakage current and parasitic capacitance of a transistor used for an LSI, a CPU, or a memory. A semiconductor integrated circuit included in an LSI, a CPU, or a memory is manufactured using the transistor which is formed using an oxide semiconductor which is an intrinsic or substantially intrinsic semiconductor obtained by removal of impurities which serve as electron donors (donors) from the oxide semiconductor and has larger energy gap than a silicon semiconductor, and is formed over a semiconductor substrate. With the transistor which is formed over the semiconductor substrate and includes the highly purified oxide semiconductor layer with sufficiently reduced hydrogen concentration, a semiconductor device whose power consumption due to leakage current is low can be realized.

Abstract translation: 目的是减少用于LSI，CPU或存储器的晶体管的泄漏电流和寄生电容。 包括在LSI，CPU或存储器中的半导体集成电路使用使用氧化物半导体形成的晶体管来制造，所述氧化物半导体是通过从作为电子给体（供体）中除去作为电子给体（供体）的杂质而获得的内在或本质上的半导体 氧化物半导体，并且具有比硅半导体更大的能隙，并且形成在半导体衬底上。 通过形成在半导体衬底上的晶体管，并且包括具有充分降低的氢浓度的高度纯化的氧化物半导体层，可以实现其由漏电流引起的功率消耗低的半导体器件。