公开(公告)号：WO2018103606A1

公开(公告)日：2018-06-14

申请号：PCT/CN2017/114456

申请日：2017-12-04

Applicant: 中国电子科技集团公司第五十五研究所

Inventor： 张凯 ,  孔月婵 ,  周建军 ,  陈堂胜

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/0603 ,  H01L29/0684 ,  H01L29/42316 ,  H01L29/66431 ,  H01L29/778

Abstract: 一种具有高线性度的GaN鳍式高电子迁移率晶体管及其制造方法，晶体管的结构自下而上依次包括衬底（1）、缓冲层（2）、势垒层（3）、钝化层（6）；该势垒层上方的一端设有源极（4）和另一端设有漏极（5）；位于该源极和漏极之间的势垒层上方设有钝化层，该钝化层中设有凹槽（7），该凹槽内设有T型栅极（9），其特征在于，仅限于该凹槽下方区域的势垒层与缓冲层上刻蚀有周期性排列的GaN基三维鳍片（8），该GaN基三维鳍片的长度与凹槽的长度相等，在相邻的GaN基三维鳍片之间设有刻蚀形成的隔离槽。器件线性度、输出电流高，栅控能力强，散热性能好，频率特性高；制造方法简单可靠，适用于大功率高线性微波功率器件。

公开(公告)号：WO2018049336A1

公开(公告)日：2018-03-15

申请号：PCT/US2017/050981

申请日：2017-09-11

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： PHAN, Tony ,  WOFFORD, Billy, Alan

IPC: H01L21/82 ,  H01L21/265

CPC classification number: H01L29/0684 ,  H01L29/78

Abstract: A method (300 A) of fabricating an integrated circuit includes forming (305) a patterned dielectric layer, which includes a first pattern of openings, over a substrate and implanting (310) a first n-type dopant into the substrate through the patterned dielectric layer to form a first doped region. The method continues with forming (315) a patterned photoresist layer overlying the patterned dielectric layer, which includes a second pattern of openings and implanting (320) a second n-type dopant into the substrate through the patterned photoresist layer and patterned dielectric layer to form a second doped region. The patterned photoresist layer and patterned dielectric layer are removed (325). An epitaxial layer is grown (330) on the substrate, and the first doped region and second doped region are driven (330) into the epitaxial layer to form respective first and second n-type buried layers, and then active devices are formed (335) in the epitaxial layer.

Abstract translation: 制造集成电路的方法（300A）包括：在衬底上方形成（305）包括第一图案的开口的图案化电介质层;以及将第一n型 掺杂剂通过图案化的介电层掺入衬底中以形成第一掺杂区。 所述方法继续形成（315）图案化的光致抗蚀剂层，所述图案化的光致抗蚀剂层覆盖图案化的电介质层（其包括第二图案的开口），并且通过图案化的光致抗蚀剂层和图案化的电介质层将第二n型掺杂剂注入（320） 第二掺杂区域。 图案化的光致抗蚀剂层和图案化的介电层被去除（325）。 在衬底上生长外延层（330），并且将第一掺杂区和第二掺杂区驱动（330）到外延层中以形成相应的第一和第二n型埋层，然后形成有源器件（335 ）在外延层。

公开(公告)号：WO2016157393A1

公开(公告)日：2016-10-06

申请号：PCT/JP2015/060023

申请日：2015-03-30

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 三原　竜善

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/42344 ,  H01L21/02233 ,  H01L21/28282 ,  H01L21/30604 ,  H01L21/3086 ,  H01L21/31111 ,  H01L21/3213 ,  H01L27/11568 ,  H01L27/1157 ,  H01L29/0684 ,  H01L29/4238 ,  H01L29/66833 ,  H01L29/792

Abstract: 　半導体基板（１）は、領域（ＡＲ１）と領域（ＡＲ２）との間の領域（ＡＲ３）を含み、制御ゲート電極（ＣＧ）は、領域（ＡＲ１）の上面（ＴＳ１）上に形成され、メモリゲート電極（ＭＧ）は、領域（ＡＲ２）の上面（ＴＳ２）上に形成されている。上面（ＴＳ２）は、上面（ＴＳ１）よりも低く、領域（ＡＲ３）は、上面（ＴＳ１）と上面（ＴＳ２）とを接続する接続面（ＴＳ３）を有する。接続面（ＴＳ３）の上面（ＴＳ２）側の端部（ＥＰ１）は、接続面（ＴＳ３）の上面（ＴＳ１）側の端部（ＥＰ２）に対してメモリゲート電極（ＭＧ）側に配置され、かつ、端部（ＥＰ２）よりも下方に配置されている。

Abstract translation: 半导体衬底（1）包括在区域（AR1）和区域（AR2）之间的区域（AR3）。 在区域（AR1）的上表面（TS1）上形成控制栅电极（CG），在区域（AR2）的上表面（TS2）上形成存储栅电极（MG）。 上表面（TS2）比上表面（TS1）低，区域（AR3）具有将上表面（TS1）和上表面（TS2）连接的连接面（TS3）。 连接表面（TS3）的上表面 - （TS2）侧端部（EP1）相对于存储电极（MG1）的上表面 - （TS1）侧端部（EP2）设置在存储电极（MG）附近 连接面（TS3），并且设置成比端部（EP2）低。

公开(公告)号：WO2015118713A1

公开(公告)日：2015-08-13

申请号：PCT/JP2014/073641

申请日：2014-09-08

Applicant: トヨタ自動車株式会社 ,  亀山 悟 ,  岩崎 真也 ,  堀内 佑樹 ,  大木 周平

Inventor： 亀山　悟 ,  岩崎　真也 ,  堀内　佑樹 ,  大木　周平

IPC: H01L21/329 ,  H01L21/265 ,  H01L21/336 ,  H01L27/04 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L27/0664 ,  H01L21/02675 ,  H01L21/265 ,  H01L21/26513 ,  H01L21/268 ,  H01L21/324 ,  H01L21/425 ,  H01L21/8222 ,  H01L27/0629 ,  H01L29/0684 ,  H01L29/0821 ,  H01L29/0839 ,  H01L29/0847 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/8611

Abstract: 　半導体基板１２の表面に露出している第１導電型領域３８における第１導電型不純物の濃度分布を半導体基板の厚み方向に沿って見たときに、表面側から極大値Ｎ１、極小値Ｎ２、極大値Ｎ３、濃度Ｎ４が形成されており、Ｎ１＞Ｎ３＞Ｎ２＞Ｎ４の関係が満たされており、Ｎ３／１０＞Ｎ２の関係が満たされており、表面から極大値Ｎ１を有する深さＤ１までの距離ａが、極大値Ｎ１を有する深さＤ１から極小値Ｎ２を有する深さまＤ２での距離ｂの２倍より大きい半導体装置。

Abstract translation: 一种半导体器件，当沿着半导体衬底的厚度方向观察在半导体衬底（12）的表面中露出的第一导电区域（38）中的第一导电杂质的浓度分布时，从表面侧 最大值（N1），最小值（N2），最大值（N3）和浓度（N4）满足关系N1> N3> N2> N4，满足关系N3 / 10> N2，具有 距离（a）从具有最大值（N1）到具有最大值（N1）的深度（D1）至深度（D2）的距离（b）的两倍以上的最大值（N1）的深度（D1） 最小值（N2）。

公开(公告)号：WO2015100456A1

公开(公告)日：2015-07-02

申请号：PCT/US2014/072585

申请日：2014-12-29

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： NIIMI, Hiroaki ,  MEHROTRA, Manoj ,  WISE, Rick, L.

IPC: H01L27/092 ,  H01L21/8238 ,  B82Y40/00

CPC classification number: H01L21/823807 ,  H01L21/823821 ,  H01L21/823878 ,  H01L27/0924 ,  H01L29/0684 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/161 ,  H01L29/20

Abstract: An integrated circuit (100) containing an n-channel finFET (106) and a p-channel finFET (110) has a dielectric layer (112) over a silicon substrate (102). The fins of the finFETs (106, 110) have semiconductor materials with higher mobilities than silicon. A fin of the n-channel finFET (106) is on a first silicon-germanium buffer (118) in a first trench (114) through the dielectric layer (112) on the substrate (102). A fin of the p-channel finFET (110) is on a second silicon-germanium buffer (132) in a second trench (116) through the dielectric layer (112) on the substrate (102). The fins extend at least 10 nanometers above the dielectric layer (112). The fins are formed by epitaxial growth on the silicon-germanium buffers (118, 132) in the trenches (114, 116) in the dielectric layer (112), followed by CMP planarization down to the dielectric layer (112). The dielectric layer (112) is recessed to expose the fins. The fins may be formed concurrently or separately.

Abstract translation: 包含n沟道finFET（106）和p沟道finFET（110）的集成电路（100）在硅衬底（102）上具有介电层（112）。 finFET（106,110）的散热片具有比硅更高迁移率的半导体材料。 n沟道finFET（106）的鳍在通过衬底（102）上的电介质层（112）的第一沟槽（114）中的第一硅 - 锗缓冲器（118）上。 p沟道finFET（110）的鳍通过穿过衬底（102）上的介电层（112）的第二沟槽（116）中的第二硅 - 锗缓冲器（132）上。 翅片在电介质层（112）上延伸至少10纳米。 散热片通过在电介质层（112）中的沟槽（114,116）中的硅 - 锗缓冲器（118,132）上外延生长形成，随后CMP平坦化到介电层（112）。 电介质层（112）被凹入以暴露翅片。 翅片可以同时或分开地形成。

公开(公告)号：WO2015021154A1

公开(公告)日：2015-02-12

申请号：PCT/US2014/049941

申请日：2014-08-06

Applicant: CREE, INC.

Inventor： PALA, Vipindas ,  AGARWAL, Anant, Kumar ,  CHENG, Lin ,  LICHTENWALNER, Daniel, Jenner ,  PALMOUR, John, Williams

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/7802 ,  H01L29/0684 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7827

Abstract: A power metal-oxide-semiconductor field-effect transistor (MOSFET) includes a substrate, a drift layer over the substrate, and a spreading layer over the drift layer. The spreading layer includes a pair of junction implants separated by a junction gate field effect (JFET) region. A gate oxide layer is on top of the spreading layer. The gate contact is on top of the gate oxide layer. Each one of the source contacts are on a portion of the spreading layer separate from the gate oxide layer and the gate contact. The drain contact is on the surface of the substrate opposite the drift layer.

Abstract translation: 功率金属氧化物半导体场效应晶体管（MOSFET）包括衬底，衬底上的漂移层以及漂移层上的扩散层。 扩展层包括由结栅场效应（JFET）区域分隔的一对结植入物。 栅极氧化层位于扩散层的顶部。 栅极接触位于栅极氧化物层的顶部。 源触点中的每一个位于扩散层的与栅极氧化物层和栅极接触分离的部分上。 漏极接触在衬底的与漂移层相对的表面上。

公开(公告)号：WO2014108946A1

公开(公告)日：2014-07-17

申请号：PCT/JP2013/006450

申请日：2013-10-31

Applicant: パナソニック株式会社

Inventor： 田中　健一郎 ,  好田　慎一 ,  石田　昌宏 ,  上田　哲三

IPC: H01L21/338 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/7787 ,  H01L29/0684 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/207 ,  H01L29/36 ,  H01L29/7786

Abstract: 　電界効果トランジスタは、ｐ型Ｓｉ基板上に形成された、Ａｌ ｘ Ｇａ １－ｘ Ｎ（０≦ｘ≦１）からなるコドープ層と、コドープ層の上に形成されたＧａＮ層と、ＧａＮ層の上に形成されたＡｌＧａＮ層とを備え、コドープ層は、不純物元素としてＣとＳｉとを含み、コドープ層におけるＣの不純物濃度は５×１０ １７ ／ｃｍ ３ 以上であり、コドープ層におけるＳｉの不純物濃度はＣの不純物濃度よりも低く、ＧａＮ層におけるＣの不純物濃度は１×１０ １７ ／ｃｍ ３ 以下であり、ＧａＮ層の膜厚は０．７５μｍ以上である。

Abstract translation: 该场效应晶体管具有：在p型Si衬底上由Al x Ga 1-x N（0≤x≤1）形成的共掺杂层; 形成在所述共掺杂层上的GaN层; 以及形成在GaN层上的AlGaN层。 共掺杂层含有C和Si作为杂质元素，共掺杂层中的杂质浓度为5×10 17 / cm 3以上，共掺杂层中的Si的杂质浓度低于杂质浓度 的C层中，GaN层中的杂质浓度为1×10 17 / cm 3以下，GaN层的膜厚为0.75μm以上。

公开(公告)号：WO2013116622A1

公开(公告)日：2013-08-08

申请号：PCT/US2013/024310

申请日：2013-02-01

Applicant: SENSOR ELECTRONIC TECHNOLOGY, INC.

Inventor： SUN, Wenhong ,  JAIN, Rakesh ,  YANG, Jinwei ,  SHATALOV, Maxim S. ,  DOBRINSKY, Alexander ,  GASKA, Remigijus ,  SHUR, Michael

IPC: H01L21/20 ,  H01L33/00

CPC classification number: H01L21/02587 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/02507 ,  H01L21/0254 ,  H01L21/0262 ,  H01L29/0684 ,  H01L33/0075 ,  H01L33/12 ,  H01L33/16

Abstract: A solution for fabricating a semiconductor structure is provided. The semiconductor structure includes a plurality of semiconductor layers grown over a substrate using a set of epitaxial growth periods. During each epitaxial growth period, a first semiconductor layer having one of: a tensile stress or a compressive stress is grown followed by growth of a second semiconductor layer having the other of: the tensile stress or the compressive stress directly on the first semiconductor layer. One or more of a set of growth conditions, a thickness of one or both of the layers, and/or a lattice mismatch between the layers can be configured to create a target level of compressive and/or shear stress within a minimum percentage of the interface between the layers.

Abstract translation: 提供了一种用于制造半导体结构的解决方案。 半导体结构包括使用一组外延生长周期在衬底上生长的多个半导体层。 在每个外延生长周期期间，生长具有拉伸应力或压缩应力之一的第一半导体层，然后直接在第一半导体层上生长具有另一个的拉伸应力或压缩应力的第二半导体层。 一组生长条件中的一个或多个层中的一个或两个的厚度和/或层之间的晶格失配可以被配置为在最小百分比的范围内产生压缩和/或剪切应力的目标水平 层之间的界面。

公开(公告)号：WO2012034853A1

公开(公告)日：2012-03-22

申请号：PCT/EP2011/064960

申请日：2011-08-31

Applicant: OTTO-VON-GUERICKE-UNIVERSITÄT MAGDEBURG ,  DADGAR, Armin ,  KROST, Alois

Inventor： DADGAR, Armin ,  KROST, Alois

IPC: C30B27/00 ,  H01L21/20 ,  H01L21/02

CPC classification number: H01L29/0684 ,  H01L21/02381 ,  H01L21/2007

Abstract: Die Erfindung betrifft ein Schichtsystem aus einem siliziumbasierten Träger mit einer einkristallinen Oberfläche und einer direkt auf der einkristallinen Oberfläche des Trägers aufgebrachten Heterostruktur. Das erfindungsgemässe Schichtsystem zeichnet sich dadurch aus, dass der Träger ein mit einem oder mehreren Dotanden dotiertes Siliziumsubstrat umfasst, wobei sich die Dotierung über mindestens 30% der Dicke des dotierten Siliziumsubstrats erstreckt und eine Konzentration der Dotanden im dotierten Bereich des Siliziumsubstrats so vorgegeben ist, dass eine bereinigte Grenzkonzentration (GK) die Bedingung der Formel (1) erfüllt: wobei i für den jeweiligen Dotanden im Siliziumsubstrat, N dot für die Dotandenkonzentration in cm -3 und E A für eine das Versetzungsgleiten hemmende Energiebarriere des Dotanden in eV steht.

Abstract translation: 本发明涉及一种由具有单晶表面的硅基衬底的层系统和直接施加到衬底异质结构的单晶表面。 根据本发明的涂覆系统的特征在于，所述支撑件包括与一种或多种掺杂剂的硅衬底，其中所述掺杂至少延伸在掺杂的硅衬底的厚度和在所述硅衬底的所述掺杂区中的掺杂剂的浓度为30％的掺杂被给定，使得 经调节的极限浓度（GK）满足式条件（1）：其中，i是位错滑移表示在硅衬底的相应的掺杂剂，以cm-3和EA中的掺杂剂浓度为以eV中掺杂剂的抑制能量势垒的Ndot。

公开(公告)号：WO99009597A1

公开(公告)日：1999-02-25

申请号：PCT/DE1998/000597

申请日：1998-02-28

IPC: H01L29/74 ,  H01L27/04 ,  H01L29/06 ,  H01L29/87 ,  H01L31/10 ,  H01L27/08 ,  H01L21/761 ,  H01L27/144 ,  H01L31/111

CPC classification number: H01L29/87 ,  H01L27/04 ,  H01L29/0684

Abstract: The invention concerns a high voltage component for switching high voltage currents and a method for making such a component. Said component comprises partial components (10) series-mounted and laterally arranged on a self-supporting semiconductor wafer (14), said partial elements, for example, operating a switch from a certain voltage applied between a first bridge cathode (22) and an anode metal layer (7). At least one partial component has a region extending from the semiconductor front face to its rear face.

Abstract translation: 本发明公开了一种高压设备和用于制造用于在大电压切换电流的高电压器件的方法。 该装置包括自支撑的半导体晶片（14）横向地布置和串联部分部件连接（10），通过切换施加的电压，例如，从特定的第一桥阴极（22）和阳极金属化（7）之间。 至少一部分组分具有从前面到半导体晶片的背面上延伸的区域。