公开(公告)号：WO2016152059A1

公开(公告)日：2016-09-29

申请号：PCT/JP2016/001322

申请日：2016-03-10

Applicant: 株式会社デンソー ,  トヨタ自動車株式会社

Inventor： 三村　智博 ,  金村　高司 ,  杉本　雅裕 ,  副島　成雅

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L29/105 ,  H01L29/06 ,  H01L29/0856 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/66734 ,  H01L29/78 ,  H01L29/7813

Abstract: 　半導体装置は、ドレイン領域（１）と、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、第２導電型半導体で構成されたベース領域（４）と、高濃度の第１導電型半導体で構成されたソース領域（５）と、高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、トレンチ（７）の入口側に配置され、前記ベース領域よりも深くまで配置された第１ゲート絶縁膜（８ａ）と第１ゲート電極（９ａ）とを有すると共に、底部絶縁膜（８ｂ）を含むトレンチゲート構造と、前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、前記ドレイン領域の裏面側に配置されたドレイン電極（１２）と、を備える。前記トレンチは、前記ベース領域よりも深くまで配置される。また、前記第１ゲート絶縁膜は、前記底部絶縁膜よりも高い誘電率の絶縁材料で構成されている。

Abstract translation: 一种半导体器件，其具有：漏极区域（1）; 漂移层（2），其由具有比所述漏极区域低的杂质浓度的第一导电型半导体构成; 由第二导电型半导体构成的基极区域（4） 源区域（5），其由高浓度的第一导电型半导体构成; 由高浓度的第二导电型半导体构成的接触区域（6）; 具有第一栅极绝缘膜（8a）和第一栅极电极（9a）的沟槽栅极结构，所述第一栅极绝缘膜（8a）和第一栅极电极（9a）布置在沟槽（7）的入口侧并且比所述基极区域更深，并且还包括底部 - 部分绝缘膜（8b）; 源极电极，其电连接到所述源极区域和所述接触区域; 以及布置在漏极区域的下表面侧的漏电极（12）。 沟槽被布置成比基部区域更深。 第一栅极绝缘膜由具有比底部绝缘膜更高的介电常数的绝缘材料构成。

公开(公告)号：WO2015156023A1

公开(公告)日：2015-10-15

申请号：PCT/JP2015/053692

申请日：2015-02-10

Applicant: トヨタ自動車株式会社 ,  株式会社デンソー

Inventor： 斎藤　順 ,  池田　知治 ,  庄司　智幸 ,  山本　敏雅

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/66068 ,  H01L21/046 ,  H01L21/76237 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813

Abstract: 　半導体基板と、表面電極と、裏面電極を有し、表面電極と裏面電極の間をスイッチングする絶縁ゲート型半導体装置であって、半導体基板の表面に形成されている第１外周トレンチと、半導体基板の表面に形成されており、第１外周トレンチよりも深い第２外周トレンチと、第１外周トレンチの底面に露出する第２導電型の第５領域と、第２外周トレンチの底面に露出しており、表面側の端部が第５領域の裏面側の端部よりも裏面側に位置する第２導電型の第６領域と、第５領域を第６領域から分離している第１導電型の第７領域を有する。

Abstract translation: 该绝缘栅型半导体器件具有半导体衬底，前表面电极和后表面电极，并且执行前表面电极和后表面电极之间的切换。 绝缘栅型半导体器件具有：形成在半导体衬底的前表面中的第一外周沟槽; 第二外周沟槽，其形成在所述半导体衬底的前表面中，并且比所述第一外周沟槽更深; 从第一外周沟槽的底面露出的第二导电型第五区域; 第二导电型第六区域，其从第二外周沟槽的底面露出，并且其前表面侧端部比背面侧端部更靠近背面侧 第五区 以及将第五区域与第六区域隔离的第一导电型第七区域。

公开(公告)号：WO2014153941A1

公开(公告)日：2014-10-02

申请号：PCT/CN2013/084739

申请日：2013-09-30

Applicant: 北京大学

Inventor： 黎明 ,  樊捷闻 ,  李佳 ,  许晓燕 ,  黄如

IPC: H01L21/336 ,  H01L21/00

CPC classification number: H01L21/2252 ,  H01L21/00 ,  H01L29/0673 ,  H01L29/105 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7855

Abstract: 提供了一种调节多栅结构器件阈值电压的方法，其特征是，制备多栅结构器件，使之形成表面高掺杂内部低掺杂的沟道杂质分布，利用杂质掺杂在调节阈值电压的同时，尽量减小库伦杂质散射对于载流子的影响，使得载流子的迁移率维持在较高水平。首先，该方案能够使得多栅器件获得较大范围的多阈值电压，方便IC设计人员在电路设计过程中对于器件的不同需求。其次，在引入杂质掺杂以调整阈值电压过程中，尽量减小了库伦杂质散射对于沟道载流子的影响，使得载流子的迁移率维持在较高水平，保证器件拥有较高的驱动电流。最后，该方案可以通过与传统CMOS兼容的工艺方法实现，具备大规模生产的潜力。

公开(公告)号：WO2014059728A1

公开(公告)日：2014-04-24

申请号：PCT/CN2012/085256

申请日：2012-11-26

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑 ,  梁擎擎 ,  钟汇才

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6656 ,  H01L21/2658 ,  H01L21/26586 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/4983 ,  H01L29/6653 ,  H01L29/66659 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7835 ,  H01L29/7843

Abstract: 提供一种半导体器件及其制造方法。该方法包括：在衬底（100）上形成第一掩蔽层（106），并以第一掩蔽层（106）为掩模形成源区和漏区之一；在衬底（100）上形成第二掩蔽层（120），并以第二掩蔽层（120）为掩模形成源区和漏区中另一个；去除第二掩蔽层（120）的一部分，该一部分靠近源区和漏区中另一个；形成栅介质层（130），并在第二掩蔽层（120）的剩余部分的侧壁上以侧墙的形式栅导体（134）；以及在衬底（100）上形成带应力的层间电介质层（136）。

公开(公告)号：WO2012145025A2

公开(公告)日：2012-10-26

申请号：PCT/US2011/062495

申请日：2011-11-30

Applicant: SUVOLTA, INC. ,  RANADE, Pushkar ,  SHIFREN, Lucian ,  SONKUSALE, Sachin, R.

Inventor： RANADE, Pushkar ,  SHIFREN, Lucian ,  SONKUSALE, Sachin, R.

IPC: H01L21/336 ,  H01L29/10

CPC classification number: H01L29/7816 ,  H01L27/085 ,  H01L27/088 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66537 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7835 ,  H01L29/7848

Abstract: A planar transistor with improved performance has a source and a drain on a semiconductor substrate that includes a substantially undoped channel extending between the source and the drain. A gate is positioned over the substantially undoped channel on the substrate. Implanted source/drain extensions contact the source and the drain, with the implanted source/drain extensions having a dopant concentration of less than about 1 x 10 19 atoms/cm 3 ', or alternatively, less than one-quarter the dopant concentration of the source and the drain.

Abstract translation: 具有改进性能的平面晶体管在半导体衬底上具有源极和漏极，其包括在源极和漏极之间延伸的基本上未掺杂的沟道。 栅极位于衬底上的基本上未掺杂的沟道上。 注入源极/漏极延伸部接触源极和漏极，其中注入的源极/漏极延伸部的掺杂剂浓度小于约1×10 19原子/ cm 3'，或者可选地，小于源的掺杂剂浓度的四分之一，以及 排水。

公开(公告)号：WO2011054282A1

公开(公告)日：2011-05-12

申请号：PCT/CN2010/078344

申请日：2010-11-02

Applicant: 苏州远创达科技有限公司 ,  远创达科技(香港)有限公司 ,  远创达科技(开曼)有限公司 ,  陈强 ,  马强

Inventor： 陈强 ,  马强

IPC: H01L29/06 ,  H01L21/266

CPC classification number: H01L29/7835 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/402 ,  H01L29/4175 ,  H01L29/66659

公开(公告)号：WO2011041109A1

公开(公告)日：2011-04-07

申请号：PCT/US2010/048998

申请日：2010-09-15

Applicant: SUVOLTA, INC. ,  THOMPSON, Scott, E. ,  THUMMALAPALLY, Damodar, R.

Inventor： THOMPSON, Scott, E. ,  THUMMALAPALLY, Damodar, R.

IPC: H01L21/336

CPC classification number: H01L21/823412 ,  H01L21/823493 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1104 ,  H01L29/105 ,  H01L29/1079 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/7834

Abstract: A system and method to reduce power consumption in electronic devices is disclosed. The structures and methods can be implemented largely by reusing bulk CMOS process flows and manufacturing technology. The structures and methods relate to a Deeply Depleted Channel (DDC) design, allowing CMOS based devices to have a reduced sigma VT compared to conventional bulk CMOS and can allow the threshold voltage VT of FETs having dopants in the channel region to be set more precisely. The DDC design also has a strong body effect compared to conventional bulk CMOS transistors, which can allow for significant dynamic control of power consumption.

Abstract translation: 公开了一种降低电子设备功耗的系统和方法。 结构和方法可以通过重用批量CMOS工艺流程和制造技术来实现。 结构和方法涉及深度消耗通道（DDC）设计，允许基于CMOS的器件与常规体CMOS相比具有降低的sigma VT，并且可以允许更精确地设置在沟道区中具有掺杂剂的FET的阈值电压VT 。 与传统的体积CMOS晶体管相比，DDC设计也具有强大的机身效应，可以显着的动态控制功耗。

公开(公告)号：WO2010110903A1

公开(公告)日：2010-09-30

申请号：PCT/US2010/000899

申请日：2010-03-25

Applicant: NATIONAL SEMICONDUCTOR CORPORATION

Inventor： CHAPARALA, Prasad ,  PARKER, D., Courtney

IPC: H01L21/70 ,  H01L29/02 ,  H01L29/10

CPC classification number: H01L29/7835 ,  H01L21/26513 ,  H01L21/2652 ,  H01L21/2658 ,  H01L21/26586 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823892 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66659

Abstract: A gate dielectric layer (500, 566, or 700) of an insulated-gate field-effect transistor (110, 114, or 122) contains nitrogen having a vertical concentration profile specially tailored to prevent boron in the overlying gate electrode (502, 568, or 702) from significantly penetrating through the gate dielectric layer into the underlying channel zone (484, 554, or 684) while simultaneously avoiding the movement of nitrogen from the gate dielectric layer into the underlying semiconductor body. Damage which could otherwise result from undesired boron in the channel zone and from undesired nitrogen in the semiconductor body is substantially avoided.

Abstract translation: 绝缘栅场效应晶体管（110,114或122）的栅介质层（500,566或700）包含氮，其具有专门用于防止上覆栅电极（502,568）中的硼的垂直浓度分布 或702）显着穿过栅极介电层进入下面的沟道区（484,554或684），同时避免氮从栅介质层移动到下面的半导体本体中。 基本上避免了可能由沟道区中不希望的硼和半导体本体中的不需要的氮引起的损伤。

公开(公告)号：WO2010110893A1

公开(公告)日：2010-09-30

申请号：PCT/US2010/000886

申请日：2010-03-25

Applicant: NATIONAL SEMICONDUCTOR CORPORATION

Inventor： YANG, Jeng-jiun ,  BAHL, Sandeep, R. ,  FRENCH, William, D. ,  YANG, Jeng-Jiun ,  ARCHER, Donald, M. ,  PARKER, D., Courtney ,  CHAPARALA, Prasad

IPC: H01L29/78

CPC classification number: H01L27/088 ,  H01L21/26513 ,  H01L21/2652 ,  H01L21/2658 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/7835

Abstract: A semiconductor structure, which serves as the core of a semiconductor fabrication platform, has a combination of empty- well regions and filled- well regions variously used by electronic elements, particularly insulated-gate field-effect transistors ("IGFETs"), to achieve desired electronic characteristics. A relatively small amount of semiconductor well dopant is near the top of an empty well. A considerable amount of semiconductor well dopant is near the top of a filled well. Some IGFETs (100, 102, 112, 114, 124, and 126) utilize empty wells (180, 182, 192, 194, 204, and 206) in achieving desired transistor characteristics. Other IGFETs (108, 110, 116, 118, 120, and 122) utilize filled wells (188, 190, 196, 198, 200, and 202) in achieving desired transistor characteristics. The combination of empty and filled wells enables the semiconductor fabrication platform to provide a wide variety of high-performance IGFETs from which circuit designers can select particular IGFETs for various analog and digital applications, including mixed-signal applications.

Abstract translation: 作为半导体制造平台的核心的半导体结构具有由电子元件特别是绝缘栅场效应晶体管（“IGFET”）不同地使用的空阱区域和填充阱区域的组合，以实现 所需的电子特性。 相当少量的半导体阱掺杂剂靠近空穴的顶部。 相当数量的半导体阱掺杂剂靠近填充井的顶部。 一些IGFET（100,102,112,114,124和126）利用空井（180,182,192,194,204和206）实现期望的晶体管特性。 其它IGFET（108,110,116,118,120和122）利用填充的孔（188,190,196,198,200和202）实现期望的晶体管特性。 空孔和填充孔的组合使得半导体制造平台能够提供各种各样的高性能IGFET，电路设计者可以从其中选择特定的IGFET用于各种模拟和数字应用，包括混合信号应用。

公开(公告)号：WO2010110892A1

公开(公告)日：2010-09-30

申请号：PCT/US2010/000885

申请日：2010-03-25

Applicant: NATIONAL SEMICONDUCTOR CORPORATION

Inventor： BAHL, Sandeep, R. ,  BULUCEA, Constantin ,  FRENCH, William, D.

IPC: H01L21/336

CPC classification number: H01L29/7835 ,  H01L21/26513 ,  H01L21/2652 ,  H01L21/26586 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823892 ,  H01L27/0922 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/518 ,  H01L29/665 ,  H01L29/66659

Abstract: An extended-drain insulated-gate field-effect transistor contains first and second source/drain zones laterally separated by a channel zone constituted by part of a first well region A gate dielectric layer overlies the channel zone A gate electrode overlies the gate dielectric layer above the channel zone The first source/drain zone is normally the source The second S/D zone, normally the drain, is at least partially constituted with a second well region A well-separating portion of the semiconductor body extends between the well regions and is more lightly doped than each well region The configuration of the well regions cause the maximum electric field in the IGFETs portion of the semiconductor body to occur well below the upper semiconductor surface, typically at or close to where the well regions are closest to each other The IGFET's operating characteristics are stable with operational time.

Abstract translation: 扩展漏极绝缘栅场效应晶体管包含第一和第二源极/漏极区域，该第一和第二源极/漏极区域被由第一阱区域A的一部分构成的沟道区域横向隔开。栅极介电层覆盖沟道区域A栅极覆盖上述栅极电介质层 通道区第一源/漏区通常为源第二S / D区（通常为漏极）至少部分地由第二阱区构成。半导体本体的阱分离部分在阱区之间延伸并且是 比每个阱区域更轻掺杂阱区域的构造导致半导体本体的IGFET部分中的最大电场远远低于上半导体表面，通常在阱区域彼此最靠近或接近的位置。 IGFET的运行特性在运行时间稳定。