公开(公告)号：WO2017123498A1

公开(公告)日：2017-07-20

申请号：PCT/US2017/012707

申请日：2017-01-09

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： TAKAKI, Seje ,  MINE, Teruyuki

IPC: H01L45/00 ,  H01L27/24

CPC classification number: H01L21/76877 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/283 ,  H01L27/115 ,  H01L27/2454 ,  H01L27/249 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/146 ,  H01L45/16

Abstract: A method is provided for forming a monolithic three-dimensional memory array. The method includes forming a first vertically-oriented polysilicon pillar above a substrate, the first vertically-oriented polysilicon pillar surrounded by a dielectric material, removing the first vertically-oriented polysilicon pillar to form a first void in the dielectric material, and filling the first void with a conductive material to form a first via.

Abstract translation: 提供了一种用于形成单片三维存储器阵列的方法。 该方法包括在衬底上方形成第一垂直取向多晶硅柱，第一垂直取向多晶硅柱被介电材料包围，移除第一垂直取向多晶硅柱以在介电材料中形成第一空隙，并且填充第一 用导电材料形成第一通孔。

公开(公告)号：WO2017095494A1

公开(公告)日：2017-06-08

申请号：PCT/US2016/051451

申请日：2016-09-13

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： NISHIKAWA, Masatoshi ,  FUNAYAMA, Kota ,  MIWA, Toru ,  OGAWA, Hiroyuki

IPC: H01L27/115 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L27/11582 ,  H01L21/2253 ,  H01L21/283 ,  H01L21/76883 ,  H01L21/76897 ,  H01L23/5226 ,  H01L23/5228 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L28/20

Abstract: A vertical, columnar resistor in a semiconductor device is provided, along with techniques for fabricating such a resistor. The resistor may be provided in a peripheral area of a 3D memory device which has a two-tier or other multi-tier stack of memory cells. The structure and fabrication of the resistor can be integrated with the structure and fabrication of the stack of memory cells. The resistor may comprise doped polysilicon. In an example implementation, a polysilicon pillar extends a height of a first tier of the stack and a metal pillar above the polysilicon pillar extends a height of a second tier of the stack.

Abstract translation: 提供半导体器件中的垂直柱状电阻器以及用于制造这种电阻器的技术。 电阻器可以设置在具有双层或其他多层存储器单元堆叠的3D存储器件的外围区域中。 电阻器的结构和制造可以与存储器单元的堆叠的结构和制造集成。 该电阻器可以包括掺杂多晶硅。 在示例实施方式中，多晶硅柱延伸堆叠的第一层的高度，并且多晶硅柱上方的金属柱延伸堆叠的第二层的高度。

公开(公告)号：WO2017046077A1

公开(公告)日：2017-03-23

申请号：PCT/EP2016/071538

申请日：2016-09-13

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： MORVAN, Erwan

IPC: H01L29/778 ,  H01L21/337 ,  H01L29/10 ,  H01L29/267 ,  H01L29/20

CPC classification number: H01L29/7786 ,  H01L21/28264 ,  H01L21/283 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/267 ,  H01L29/432 ,  H01L29/452 ,  H01L29/4983 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66477 ,  H01L29/66901 ,  H01L29/78 ,  H01L29/80

Abstract: Transistor (100) à enrichissement comportant au moins : -une hétérojonction formée par au moins une première couche (104) comportant du GaNet au moins une deuxième couche (106) comportant de l'AlGaN; -une grille (116) comportant du diamant dopé p et telle qu'une première partie (115) de la deuxième couche de l'hétérojonction délimitant un canal du transistor soit disposée entre la grille et la première couche de l'hétérojonction; et dans lequel la première partie de la deuxième couche de l'hétérojonction comporte une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15% et 20%.

Abstract translation: 本发明涉及一种增强型场效应晶体管（100），至少包括：由包括GaN的至少一个第一层（104）和至少一个包含AlGaN的第二层（106）形成的异质结; 以及包括P掺杂金刚石的栅极（116），使得限定晶体管的沟道的异质结的第二层的第一部分（115）布置在异质结的栅极和第一层之间; 并且其中异质结的第二层的第一部分具有在约5nm和12nm之间的厚度以及在约15％和20％之间的铝含量。

公开(公告)号：WO2016209579A1

公开(公告)日：2016-12-29

申请号：PCT/US2016/035416

申请日：2016-06-02

Applicant: VARIAN SEMICONDUCTOR EQUIPMENT ASSOCIATES, INC.

Inventor： RUFFELL, Simon

IPC: H01L29/66 ,  H01L29/78 ,  H01L21/265

CPC classification number: H01L21/3065 ,  H01L21/26586 ,  H01L21/283 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31116 ,  H01L21/31155 ,  H01L29/1033 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66553 ,  H01L29/6656 ,  H01L29/66795

Abstract: A method including providing a patterned feature extending from a substrate plane of a substrate, the patterned feature including a semiconductor portion and a coating in an unhardened state extending along a top region and along sidewall regions of the semiconductor portion; implanting first ions into the coating, the first ions having a first trajectory along perpendicular to the substrate plane, wherein the first ions form an etch-hardened portion comprising a hardened state disposed along the top region; directing a reactive etch using second ions at the coating, the second ions having a second trajectory forming a non-zero angle with respect to the perpendicular, wherein the reactive etch removes the etch-hardened portion at a first etch rate, wherein the first etch rate is less than a second etch rate when the second ions are directed in the reactive etch to the top portion in the unhardened state.

Abstract translation: 一种方法，包括提供从衬底的衬底平面延伸的图案化特征，所述图案化特征包括半导体部分和沿着顶部区域延伸并沿着半导体部分的侧壁区域的未硬化状态的涂层; 将第一离子注入到涂层中，第一离子具有垂直于衬底平面的第一轨迹，其中第一离子形成蚀刻硬化部分，其包括沿顶部区域设置的硬化状态; 在所述涂层处引导使用第二离子的反应性蚀刻，所述第二离子具有相对于所述垂直线形成非零角度的第二轨迹，其中所述反应性蚀刻以第一蚀刻速率移除所述蚀刻硬化部分，其中所述第一蚀刻 当第二离子在反应性蚀刻中以未硬化状态引导到顶部时，速率小于第二蚀刻速率。

公开(公告)号：WO2016193910A1

公开(公告)日：2016-12-08

申请号：PCT/IB2016/053197

申请日：2016-05-31

Applicant: SILANNA ASIA PTE LTD.

Inventor： IMTHURN, George

IPC: H01L29/40 ,  H01L29/66 ,  H01L29/78 ,  H01L29/06 ,  H01L29/10

CPC classification number: H01L29/66492 ,  H01L21/2253 ,  H01L21/283 ,  H01L29/0692 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/4238 ,  H01L29/66659 ,  H01L29/7833 ,  H01L29/7835

Abstract: Various methods and devices that involve body contacted transistors are disclosed. An exemplary method comprises forming a gate on a planar surface of a semiconductor wafer. The gate covers a channel of a first conductivity type that is opposite to a second conductivity type. The method also comprises implanting a body dose of dopants on a source side of the gate using the gate to mask the body dose of dopants. The body dose of dopants spreads underneath the channel to form a deep well. The body dose of dopants has the first conductivity type. The method also comprises implanting, subsequent to implanting the body dose of dopants, a source dose of dopants on the source side of the gate to form a source. The method also comprises forming a source contact that is in contact with the deep well at the planar surface of the semiconductor wafer.

Abstract translation: 公开了涉及体接触晶体管的各种方法和装置。 示例性的方法包括在半导体晶片的平坦表面上形成栅极。 栅极覆盖与第二导电类型相反的第一导电类型的沟道。 该方法还包括使用栅极在门的源极侧注入体积剂量的掺杂剂以掩盖体内剂量的掺杂剂。 身体剂量的掺杂剂扩散在通道下方形成深井。 掺杂剂的体积剂量具有第一导电类型。 该方法还包括在植入人体剂量的掺杂剂之后，在源极侧的源极侧注入源剂量的掺杂剂以形成源。 该方法还包括形成与半导体晶片的平坦表面处的深阱接触的源极接触。

公开(公告)号：WO2016036792A1

公开(公告)日：2016-03-10

申请号：PCT/US2015/048041

申请日：2015-09-02

Applicant: SUNEDISON SEMICONDUCTOR LIMITED ,  THOMAS, Shawn G.

Inventor： THOMAS, Shawn G. ,  LIU, Qingmin

IPC: H01L21/762

CPC classification number: H01L29/66833 ,  H01L21/283 ,  H01L21/304 ,  H01L21/31 ,  H01L21/324 ,  H01L21/76254 ,  H01L29/0649 ,  H01L29/4916 ,  H01L29/517 ,  H01L29/518 ,  H01L29/792

Abstract: A multilayer composite structure and a method of preparing a multilayer composite structure are provided. The multilayer composite structure comprises a semiconductor handle substrate having a minimum bulk region resistivity of at least about 500 ohm-cm; a silicon dioxide layer on the surface of the semiconductor handle substrate; a carbon-doped amorphous silicon layer in contact with the silicon dioxide layer; a dielectric layer in contact with the carbon-doped amorphous silicon layer; and a semiconductor device layer in contact with the dielectric layer.

Abstract translation: 提供了一种多层复合结构体及其制备方法。 多层复合结构包括具有至少约500欧姆 - 厘米的最小体积电阻率的半导体处理衬底; 在半导体手柄基板的表面上的二氧化硅层; 与二氧化硅层接触的碳掺杂非晶硅层; 与所述碳掺杂非晶硅层接触的介电层; 以及与电介质层接触的半导体器件层。

公开(公告)号：WO2015188402A1

公开(公告)日：2015-12-17

申请号：PCT/CN2014/080822

申请日：2014-06-26

Applicant: 深圳市华星光电技术有限公司

Inventor： 徐向阳

IPC: G02F1/1333

CPC classification number: G02F1/13439 ,  G02F1/1333 ,  G02F1/1339 ,  G02F1/1362 ,  G02F1/136286 ,  G02F2001/136236 ,  G02F2001/136295 ,  G03F1/50 ,  G03F1/76 ,  G03F1/80 ,  G03F7/2002 ,  H01L21/28008 ,  H01L21/283 ,  H01L21/32139

Abstract: 一种掩膜板（1）以及紫外线掩膜板、阵列基板的制造方法，属于显示技术领域，能够降低紫外线掩膜板的制造成本。该掩膜板（1），包括全透光区域（11）、半透光区域（12）和不透光区域（13）；所述全透光区域（11）对应于液晶面板的框胶区域，所述不透光区域（13）对应液晶面板的图层图案区域，所述掩膜板（1）的其余区域为所述半透光区域（12）。上述掩膜板可用于液晶电视、液晶显示器、手机、平板电脑等显示装置的制造，并可节约掩膜成本。

公开(公告)号：WO2015153229A1

公开(公告)日：2015-10-08

申请号：PCT/US2015/022538

申请日：2015-03-25

Applicant: QUALCOMM INCORPORATED

Inventor： LAN, Je-Hsiung Jeffrey ,  BERDY, David Francis ,  ZUO, Chengjie ,  KIM, Daeik Daniel ,  YUN, Changhan Hobie ,  VELEZ, Mario Francisco ,  MUDAKATTE, Niranjan Sunil ,  MIKULKA, Robert Paul ,  KIM, Jonghae

IPC: H01L23/522 ,  H01L23/528 ,  H01L27/01 ,  H01L49/02

CPC classification number: H01L23/5227 ,  H01L21/283 ,  H01L21/76877 ,  H01L23/522 ,  H01L23/5222 ,  H01L23/5223 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5283 ,  H01L23/5329 ,  H01L27/01 ,  H01L28/10 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An integrated circuit device includes a substrate. The integrated circuit device also includes a first conductive stack including a back-end-of-line (BEOL) conductive layer at a first elevation with reference to the substrate. The integrated circuit device also includes a second conductive stack including the BEOL conductive layer at a second elevation with reference to the substrate. The second elevation differs from the first elevation.

Abstract translation: 集成电路器件包括衬底。 集成电路器件还包括第一导电叠层，其包括参考衬底的第一高度处的后端行（BEOL）导电层。 集成电路器件还包括第二导电叠层，其包括相对于衬底的第二高度处的BEOL导电层。 第二个高程与第一个高程不同。

公开(公告)号：WO2013096031A3

公开(公告)日：2015-07-09

申请号：PCT/US2012069052

申请日：2012-12-12

Applicant: TOKYO ELECTRON LTD ,  TOKYO ELECTRON US HOLDINGS INC

Inventor： RALEY ANGELIQUE DENISE ,  MORI TAKUYA ,  OHTAKE HIROTO

IPC: H01L21/00

CPC classification number: H01L21/31116 ,  H01J37/32192 ,  H01J37/3222 ,  H01L21/283 ,  H01L21/3115 ,  H01L29/6656

Abstract: A method for performing a spacer etch process is described. The method includes conformally applying a spacer material over a gate structure on a substrate, and performing a spacer etch process sequence to partially remove the spacer material from a capping region of the gate structure and a substrate region on the substrate adjacent a base of the gate structure, while retaining a spacer sidewall positioned along a sidewall of the gate structure. The spacer etch process sequence may include oxidizing an exposed surface of the spacer material to form a spacer oxidation layer, performing a first etching process to anisotropically remove the spacer oxidation layer from the spacer material at the substrate region on the substrate and the spacer material at the capping region of the gate structure, and performing a second etching process to selectively remove the spacer material from the substrate region on the substrate and the capping region of the gate structure to leave behind the spacer sidewall on the sidewall of the gate structure.

Abstract translation: 描述了用于执行间隔物蚀刻工艺的方法。 该方法包括在衬底上的栅极结构上保形地施加间隔物材料，以及执行间隔物蚀刻工艺序列以从栅极结构的覆盖区域和邻近栅极基极的衬底区域部分地去除间隔物材料 同时保持沿着栅极结构的侧壁定位的间隔件侧壁。 间隔物蚀刻工艺序列可以包括氧化间隔物材料的暴露表面以形成间隔物氧化层，执行第一蚀刻工艺以在衬底上的衬底区域处的间隔物材料各向异性地去除间隔物氧化层，并且间隔物材料 栅极结构的封盖区域，并且执行第二蚀刻工艺以选择性地从衬底上的衬底区域和栅极结构的封盖区域去除间隔物材料，以在栅极结构的侧壁上留下间隔壁侧壁。

公开(公告)号：WO2015063420A1

公开(公告)日：2015-05-07

申请号：PCT/FR2014/052754

申请日：2014-10-29

Applicant: IPDIA ,  COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： VOIRON, Frédéric ,  PARAT, Guy

IPC: H01L23/522 ,  H01L49/02 ,  H01G11/26

CPC classification number: H01L21/32133 ,  H01G4/005 ,  H01L21/283 ,  H01L21/32139 ,  H01L23/5223 ,  H01L28/60 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Structure à capacité de type Métal-Isolant-Métal (1) comprenant un substrat (2), une première couche isolante (14) électriquement disposée sur le substrat (2), une électrode inférieure (6) disposée sur la première couche isolante (14), une couche de métal structurée (12) comprenant une pluralité de pores disposée sur l'électrode inférieure (6), une capacité (4) MIM comprenant une première couche conductrice (18) disposée sur la couche de métal structurée (12) en contact avec l'électrode inférieure (6) et à l'intérieur des pores, une couche diélectrique (20) recouvrant la première couche conductrice (18), une seconde couche conductrice (24) recouvrant la couche diélectrique (20) en contact avec une électrode supérieure (8) disposée sur la capacité (4) MIM, une seconde couche isolante (16) électriquement disposée sur l'électrode supérieure (8).

Abstract translation: 具有金属 - 绝缘体 - 金属电容器（1）的结构，包括基板（2），放置在基板（2）上的第一绝缘层（14），放置在第一绝缘层（14）上的下电极（6） ，包括放置在下电极（6）上的多个孔的结构化金属层（12），MIM电容器（4），其包括放置在结构化金属层（12）上的第一导电层（18），其与下部电极 电极（6）并且在孔内部，覆盖第一导电层（18）的介电层（20），覆盖介电层（20）的第二导电层（24），其与放置在第一导电层（18）上的上电极 MIM电容器（4）和电气放置在上电极（8）上的第二绝缘层（16）。