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公开(公告)号：CN101771089B
公开(公告)日：2012-07-04
申请号：CN200910150018.9
申请日：2009-06-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/872 , H01L29/06 , H01L21/329
CPC classification number: H01L29/872 , H01L29/0619
Abstract: 一种高电压肖特基二极管，包括形成在半导体衬底上并具有第一宽度的深P阱。掺杂P阱设置在所述深P阱上方，并具有小于所述深P阱宽度的第二宽度。N型保护环围绕所述第二掺杂阱的上表面形成。肖特基金属设置在所述第二掺杂阱和N型保护环的上表面。
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公开(公告)号：CN101546785B
公开(公告)日：2011-11-30
申请号：CN200910128887.1
申请日：2009-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/872 , H01L29/06 , H01L29/36
CPC classification number: H01L29/872 , H01L29/0623 , H01L29/0649
Abstract: 本发明揭示一种集成电路结构，该结构包括：一半导体基底；一阱区，位于半导体基底上方，具有一第一导电型；一含金属层，位于阱区上方，其中含金属层与阱区构成一肖特基势垒(Schottky barrier)；一隔离区，围绕含金属层；以及一深阱区，位于含金属层下方，具有相反于第一导电型的一第二导电型。深阱区至少有一部分与一部分的含金属层呈垂直重叠。深阱区经由阱区而与隔离区及含金属层呈垂直隔开。本发明可以改进击穿电压、降低漏电流，以及可调整击穿电压。
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公开(公告)号：CN100539001C
公开(公告)日：2009-09-09
申请号：CN200510127725.8
申请日：2005-12-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: B81C1/00 , B81B2201/047
Abstract: 本发明提供一种微机电透明基底与其制程，其具有微机电系统位于其第一侧上，包括：形成不透明层于透明基底的与第一侧相反的第二侧上，不透明层包括第一材料，第一材料可由微机电系统释放制程移除；以及形成第二层于不透明层上，第二层包括第二材料，以防止在前端制造线时前端机械线因第一材料所造成的污染。本发明所述的微机电透明基底与其制程，可使得不透明层与第二层在前段线处理时保护基底背面，且避免因不透明层的第一材料在制程设备中产生污染，增加在预防性的维护操作间的生产片数，再者，可减少在现有前段线处理中的额外的Ti/OX移除步骤，且可减少因Ti/OX移除对循环时间与生产力所造成的负面影响，从而减少成本。
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公开(公告)号：CN1591825A
公开(公告)日：2005-03-09
申请号：CN03157989.2
申请日：2003-09-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/8234
Abstract: 一种整合闪存与高电压组件的制造方法，可使闪存的氧化层制造与高电压组件的氧化层制造整合于同一制程中。首先，使闪存位于浮置闸极与控制闸极之间的氧化层长成一厚度。接着，形成高电压组件的闸极氧化层，并且在高电压组件的闸极氧化层的形成步骤中，也同时增厚之前所形成的氧化层至所需厚度。借此，可避免闪存区需遭受另外的热制程而影响其质量。
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公开(公告)号：CN106816438A
公开(公告)日：2017-06-09
申请号：CN201611092388.8
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李陈毅 , 黄士芬 , 王培伦 , 何大椿 , 钟于彰 , 穆罕默德·阿尔-夏欧卡 , 亚历克斯·卡尔尼茨基
IPC: H01L27/088 , H01L21/8234
CPC classification number: H01L27/0883 , G05F3/08 , G05F3/242 , H01L21/82345 , H01L21/823821 , H01L21/823885 , H01L27/0222 , H01L27/0922 , H01L27/0924 , H01L29/495 , H01L29/4958 , H01L29/4966 , H01L29/785 , H01L27/0886 , H01L21/823431
Abstract: 本发明的一些实施例提供了一种半导体器件。该半导体器件包括：第一晶体管，被配置为包括第一阈值电压水平。该第一晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第一部件。第二晶体管被配置为包括与第一阈值电压水平不同的第二阈值电压水平。该第二晶体管包括栅极结构。该栅极结构包括：包括第一导电类型的第二部件。至少一个额外部件设置在第二部件上方。该至少一个额外部件包括与第一导电类型相反的第二导电类型。连接第一晶体管和第二晶体管以通过第一阈值电压水平和第二阈值电压水平之间的期望电压差确定至少一个额外部件的数量。本发明还提供了另一种半导体器件和一种制造半导体器件的方法。
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Patent Agency Ranking
公开(公告)号：CN102214916A
公开(公告)日：2011-10-12
申请号：CN201010534194.5
申请日：2010-11-02
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/0259 , H01L2224/16225 , H01L2924/1301 , H01L2924/13034 , H01L2924/1305 , H01L2924/13091 , H01L2924/00 , H01L2924/00014
Abstract: 本发明揭示的一种静电放电(ESD)保护电路，包括至少一双极晶体管。至少一绝缘架构设置在基板中。至少一绝缘架构用于电性绝缘至少一双极晶体管的二端点。至少一二极管电性耦接至少一双极晶体管。至少一二极管的一结界面设置相邻于至少一绝缘架构。本发明能够借由释放ESD电流，内部电路可实质上地免于被破坏。
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公开(公告)号：CN101546785A
公开(公告)日：2009-09-30
申请号：CN200910128887.1
申请日：2009-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/872 , H01L29/06 , H01L29/36
CPC classification number: H01L29/872 , H01L29/0623 , H01L29/0649
Abstract: 本发明揭示一种集成电路结构，该结构包括：一半导体基底；一阱区，位于半导体基底上方，具有一第一导电型；一含金属层，位于阱区上方，其中含金属层与阱区构成一肖特基势垒(Schottky barrier)；一隔离区，围绕含金属层；以及一深阱区，位于含金属层下方，具有相反于第一导电型的一第二导电型。深阱区至少有一部分与一部分的含金属层呈垂直重叠。深阱区经由阱区而与隔离区及含金属层呈垂直隔开。本发明可以改进击穿电压、降低漏电流，以及可调整击穿电压。
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公开(公告)号：CN100334478C
公开(公告)日：2007-08-29
申请号：CN200510053699.9
申请日：2005-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G02B26/00
CPC classification number: G02B26/0841
Abstract: 一种微镜及微镜制造方法。包括：一种微镜，包括一基板、一反射层以及一保护层。反射层成形于该基板上，并且包括有纯铝。保护层成形于反射层上，并且包括有氮化钛。
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公开(公告)号：CN1323434C
公开(公告)日：2007-06-27
申请号：CN03157989.2
申请日：2003-09-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/8234
Abstract: 一种整合闪存与高电压组件的制造方法，可使闪存的氧化层制造与高电压组件的氧化层制造整合于同一制程中。首先，使闪存位于浮置栅极与控制栅极之间的氧化层长成一厚度。接着，形成高电压组件的栅极氧化层，并且在高电压组件的栅极氧化层的形成步骤中，也同时增厚之前所形成的氧化层至所需厚度。借此，可避免闪存区需遭受另外的热制程而影响其质量。
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公开(公告)号：CN1278426C
公开(公告)日：2006-10-04
申请号：CN02105861.X
申请日：2002-04-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/112 , H01L27/10
Abstract: 一种无接触区形成于存储单元区的分栅快闪存储单元阵列结构，形成于半导体基板之上，其至少包含：多个隔离区块，以阵列排列方式形成于该半导体基板上；多个快闪存储单元，每一该快闪存储单元包含浮置栅极，以阵列排列方式形成于该半导体基板上，且位于该多个隔离区块以外的有源区上，而构成多列快闪存储单元，每列快闪存储单元共用一控制栅极线；多个纵行扩散区形成于该隔离区块纵行之间的半导体基板内，且与上述每列快闪存储单元的控制栅极线相会；因此，经由指定列的控制栅极及指定行扩散区可分别指定一存储单元，以进行对该被指定的存储单元编程，或读取资料；上述存储单元的接触形成于存储单元区以外的半导体基板内。
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