-
公开(公告)号：CN108122984B
公开(公告)日：2020-12-29
申请号：CN201710965516.3
申请日：2017-10-17
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/78 , H01L21/336 , H01L21/308
摘要： 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。
-
公开(公告)号：CN109599386B
公开(公告)日：2020-11-20
申请号：CN201811132804.1
申请日：2018-09-27
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L23/528 , H01L21/768
摘要： 本发明描述了一种具有局部互连结构的装置。该装置可包括第一晶体管、第二晶体管、第一互连结构、第二互连结构和第三互连结构。局部互连结构可以耦合至第一晶体管和第二晶体管的栅极端子，并且在与连接至地和电源电压的参考金属线相同的互连层级处进行布线。第一互连结构可以耦合至第一晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第二互连结构可以耦合至第二晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第三互连结构可以在局部互连结构之上并且在与第一互连结构和第二互连结构相同的互连层级处布线。本发明的实施例还提供了局部互连结构、半导体集成电路装置及其制造方法。
-
公开(公告)号：CN111627799A
公开(公告)日：2020-09-04
申请号：CN202010123939.2
申请日：2020-02-27
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/027 , H01L27/02 , G06N3/08 , G06N3/04
摘要： 提供一种用于制造半导体元件的方法，其包括使用已量测的轮廓数据及已配合的约定模型项产生理想影像。方法进一步包括使用已配合的约定模型项及遮罩布局以提供约定模型空间影像。在一些实施例中，方法进一步包括使用遮罩布局产生多个遮罩光栅影像，其中遮罩光栅影像是针对已量测的轮廓数据的每一量测位点所产生。在各种实施例中，方法亦包括训练神经网络以模仿理想影像，其中已产生的理想影像提供神经网络的目标输出，且约定模型空间影像及遮罩光栅影像提供至神经网络的输入。
-
公开(公告)号：CN111415904A
公开(公告)日：2020-07-14
申请号：CN202010251060.6
申请日：2014-09-28
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/768 , H01L21/8234 , H01L23/522 , H01L23/528 , H01L23/532 , H01L23/535 , H01L27/088 , H01L29/40 , H01L29/423 , H01L29/45 , H01L21/336
摘要： 本发明提供了一种半导体器件及其形成方法。该半导体器件包括：衬底，具有源极/漏极区域以及位于源极/漏极区域之间的沟道区域；栅极结构，位于衬底上方并邻近沟道区域；源极/漏极接触件，位于源极/漏极区域上方并且电连接至源极/漏极区域；以及位于所述源极/漏极接触件上方的接触件保护层。栅极结构包括栅极堆叠件和间隔件。源极/漏极接触件的顶面低于间隔件的顶面，间隔件的顶面与接触件保护层的顶面基本共面。接触件保护层防止在栅极堆叠件上方形成栅极通孔时栅极堆叠件与源极/漏极区域之间产生意外短路。因此，栅极通孔可以形成在栅极堆叠件的任意部分上方，甚至从俯视角度看时，形成在与沟道区域重叠的区域中。
-
公开(公告)号：CN107403802B
公开(公告)日：2020-05-22
申请号：CN201710351861.8
申请日：2017-05-18
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/088 , H01L21/8234
摘要： 一种形成半导体结构的方法包括以下操作。栅极结构设置于半导体结构的衬底的第一有源区、第二有源区和非有源区上方。第一有源区和第二有源区由非有源区间隔开。触点设置于第一有源区和第二有源区上方。至少一个栅极通孔设置于第一有源区或第二有源区上方。所述至少一个栅极通孔与栅极结构电耦合。至少一个局域互连选择性地设置于非有源区上方，以将位于第一有源区上方的至少一个触点耦合到第二有源区上方的至少一个触点。本发明实施例涉及半导体结构及其方法。
-
公开(公告)号：CN110957211A
公开(公告)日：2020-04-03
申请号：CN201910913332.1
申请日：2019-09-25
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/033 , H01L21/311 , H01L21/768
摘要： 本公开涉及形成半导体器件的方法。一种方法，包括：在第一电介质层上方沉积第二电介质层；在第二电介质层上方沉积第三电介质层；在第三电介质层中图案化多个第一开口；穿过第一开口蚀刻第二电介质层以在第二电介质层中形成第二开口；执行从第一方向针对第二电介质层的等离子体蚀刻工艺，该等离子体蚀刻工艺在第一方向上延伸第二开口；以及穿过第二开口蚀刻第一电介质层以在第一电介质层中形成第三开口。
-
公开(公告)号：CN110943022A
公开(公告)日：2020-03-31
申请号：CN201910894293.5
申请日：2019-09-20
申请人： 台湾积体电路制造股份有限公司
摘要： 本公开实施例提供一种半导体装置的制造方法。上述制造方法包括对IC布局图案执行光学邻近校正OPC工艺，以产生后OPC布局图案。在一些实施例中，上述制造方法还包括对后OPC布局图案施用掩模工艺校正MPC模型，以产生模拟掩模图案。举例来说，模拟掩模图案被拿来与掩模图案进行比较，其中掩模图案是计算自目标晶圆图案。其后，且基于上述比较，决定MPC工艺的一结果。
-
公开(公告)号：CN110648911A
公开(公告)日：2020-01-03
申请号：CN201910569880.7
申请日：2019-06-27
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/311
摘要： 本公开涉及制造半导体器件的方法。在一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法中，在下层中形成第一开口，并且第一开口通过定向刻蚀沿第一轴延伸以形成凹槽图案。
-
公开(公告)号：CN110647009A
公开(公告)日：2020-01-03
申请号：CN201910566208.2
申请日：2019-06-27
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G03F1/76 , G03F7/20 , H01L21/027
摘要： 一种使用光罩的图案形成方法、光罩及其制造方法。用于制造半导体元件的光罩包含沿第一方向延伸的第一图案、沿第一方向延伸且对齐第一图案的第二图案、以及沿第一方向延伸的次解析度图案。次解析度图案设置于第一图案的端部与第二图案的端部之间。第一图案的宽度与第二图案的宽度彼此相等，并且第一图案与第二图案用于半导体元件内的各别电路元件。
-
公开(公告)号：CN110021522A
公开(公告)日：2019-07-16
申请号：CN201811446618.5
申请日：2018-11-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/28 , H01L21/336 , H01L29/423 , H01L29/78
摘要： 半导体器件包括：掩埋金属线，设置在半导体衬底中；第一介电材料，位于掩埋金属线的第一侧壁上，和第二介电材料，位于掩埋金属线的第二侧壁上；第一多个鳍，设置为邻近掩埋金属线的第一侧壁；第二多个鳍，设置为邻近掩埋金属线的第二侧壁；第一金属栅极结构，位于第一多个鳍上和掩埋金属线上，其中第一金属栅极结构延伸穿过第一介电材料以接触掩埋金属线，以及第二金属栅极结构，位于第二多个鳍上和掩埋金属线上。本发明的实施例还涉及用于FinFET器件的掩埋金属和方法。
-
-
-
-
-
-
-
-
-
搜索结果
235 条记录 (耗时 0.049 秒)
