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公开(公告)号：CN108228955B
公开(公告)日：2024-05-28
申请号：CN201710669947.5
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种半导体装置的布局系统，包括处理器和计算机可读取媒体。计算机可读取媒体连接至处理器。计算机可读取媒体配置以储存多个指令。处理器是配置以执行指令，以根据在由设计文件所指出的半导体装置中的单元(Cell)的至少一个参数，来决定指出通孔柱结构的布局图案，此通孔柱结构符合电迁移规则。通孔柱结构包含多个金属层和至少一个通孔，此至少一个通孔耦合至上述金属层。处理器更配置以执行指令，以将指出通孔柱结构的布局图案包含于设计文件中。处理器更配置以执行指令，以产生指出设计文件的数据，来制造前述的半导体装置。
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公开(公告)号：CN107452732B
公开(公告)日：2020-05-22
申请号：CN201710301516.3
申请日：2017-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/535
Abstract: 本发明涉及集成芯片，该集成芯片使用金属带以通过将中间制程(MEOL)层耦合至电源轨来提高性能并且减少电迁移。在一些实施例中，集成芯片包括具有多个源极/漏极区域的有源区。有源区接触在第一方向上延伸的MEOL结构。在MEOL结构上方的位置处，第一金属引线在与第一方向垂直的第二方向上延伸。在第一方向上延伸的金属带布置在第一金属引线上方。金属带配置为将第一金属线连接至在第二方向上延伸的电源轨(如，该电源轨可以具有供电电压或接地电压)。通过以金属带的方式将MEOL结构连接至电源轨，可以降低寄生电容和电迁移。本发明还提供了集成芯片的形成方法。
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公开(公告)号：CN110728109A
公开(公告)日：2020-01-24
申请号：CN201910570282.1
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/398
Abstract: 本申请实施例涉及集成装置以及形成集成装置的方法。一种形成集成装置的方法包含：将多个通路柱预先存储于存储工具中；布置选自所述多个通路柱的第一通路柱以电连接到第一电路中的电路单元；分析所述第一电路的电迁移信息以确定所述第一通路柱是否引发电迁移现象；在所述第一通路柱引发电迁移现象时，布置选自所述多个通路柱的第二通路柱以替换所述电路单元的所述第一通路柱以产生第二电路；及根据所述第二电路产生所述集成装置。所述方法能够获得具有减小的接脚密度的更佳功率性能区域结果。
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公开(公告)号：CN107564858A
公开(公告)日：2018-01-09
申请号：CN201710455340.7
申请日：2017-06-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 方法用于在半导体装置的布局中重新配置未加顶部标准单元组。每个未加顶部标准单元包括第一标准阵列。每个第一标准阵列包括散布的通孔与对应的M(i)～M(N)金属化层的第一区段的第一堆叠布置。M(N)金属化层包括连接第一标准阵列中的M(N)金属化层的对应的第一区段的第二区段。该方法包括利用对应的第二标准单元加顶部于该组中的每个第一标准单元。每个第二标准阵列包括散布的通孔与对应的M(N+1)～M(N+Q)金属化层的对应的第一区段的第二堆叠布置。该方法还包括将第二区段添加到M(N+Q)层，第二区段连接对应的第二标准阵列中的M(N+Q)金属化层的对应的第一区段。本发明还提供了计算机可读介质和半导体装置。
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公开(公告)号：CN107452732A
公开(公告)日：2017-12-08
申请号：CN201710301516.3
申请日：2017-05-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/535
Abstract: 本发明涉及集成芯片，该集成芯片使用金属带以通过将中间制程(MEOL)层耦合至电源轨来提高性能并且减少电迁移。在一些实施例中，集成芯片包括具有多个源极/漏极区域的有源区。有源区接触在第一方向上延伸的MEOL结构。在MEOL结构上方的位置处，第一金属引线在与第一方向垂直的第二方向上延伸。在第一方向上延伸的金属带布置在第一金属引线上方。金属带配置为将第一金属线连接至在第二方向上延伸的电源轨(如，该电源轨可以具有供电电压或接地电压)。通过以金属带的方式将MEOL结构连接至电源轨，可以降低寄生电容和电迁移。本发明还提供了集成芯片的形成方法。
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公开(公告)号：CN107039525A
公开(公告)日：2017-08-11
申请号：CN201610903438.X
申请日：2016-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/768 , H01L23/48
Abstract: 本发明实施例涉及一种具有防止诸如电迁移的可靠性问题的通孔轨的集成电路。在一些实施例中，集成电路具有在半导体衬底上方布置的多个第一导电接触件。在多个第一导电接触件上方布置第一金属互连引线，且在第一金属互连引线上方布置第二金属互连引线。通孔轨布置在第一金属互连引线上方且电连接第一金属互连引线和第二金属互连引线。通孔轨具有在多个导电接触件的两个或多个上方连续延伸的长度。通孔轨的长度在第一金属互连引线和第二金属互连引线之间且沿着通孔轨的长度提供了增加的横截面积，从而减轻集成电路内的电迁移。本发明实施例涉及用于高功率电迁移的通孔轨解决方案。
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公开(公告)号：CN105631087A
公开(公告)日：2016-06-01
申请号：CN201510666871.1
申请日：2015-10-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5081
Abstract: 至少部分地通过处理器实施的方法包括实施气隙插入工艺。气隙插入工艺包括按顺序排序集成电路的布局的多个网络，以及根据多个网络的排序顺序邻近多个网络插入气隙图案。该方法还包括生成集成电路的修改布局。修改布局包括多个网络和插入的气隙图案。本发明的实施例还涉及用于集成电路布局生成的方法、器件和计算机程序产品。
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公开(公告)号：CN103367320B
公开(公告)日：2016-01-13
申请号：CN201210380842.5
申请日：2012-10-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L23/528
CPC classification number: H01L23/5226 , H01L23/5283 , H01L2924/0002 , H01L2924/00
Abstract: 一种互连结构包括位于衬底上方的底层，其中，底层包含至少一条底层线和至少一个底层通孔。互连结构还包括位于底层上方的过渡层，其中，过渡层包含至少一条过渡层线和至少一个过渡层通孔。互连结构还包括位于过渡层上方的顶层，其中，顶层包含至少一条顶层线和至少一个顶层通孔。至少一个过渡层通孔的截面面积比至少一个顶层通孔的截面面积小至少30％。本发明提供具有较小的过渡层通孔的互连结构。
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公开(公告)号：CN104765902A
公开(公告)日：2015-07-08
申请号：CN201410507469.4
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/5068 , G06F17/5072 , G06F17/5081 , G06F2217/12 , G06F2217/84
Abstract: 本发明提供了一种使用考虑不同电路拓扑结构生成的输入波形特征化单元。在一些实施例中，在通过至少一个处理器所执行的方法中，考虑驱动单元的前级驱动器的不同电路拓扑结构以得到相同输入转换特性，通过至少一个处理器关于输入转换特性来特征化单元。
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公开(公告)号：CN102890731A
公开(公告)日：2013-01-23
申请号：CN201110426129.5
申请日：2011-12-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 一种实用工具包括可制造性设计(DFM)检查器，被配置用于检查集成电路的布局图案；以及布局改变指令发生器，被配置用于基于由DFM检查器所生成的结果生成布局改变指令。在非临时性存储介质上包含DFM检查器和布局改变指令发生器。布局改变指令指定在布局图案中的布局图案的标识，以及要对布局图案实施的相应布局改变。本发明还公开了一种具有统一接口的DFM改进实用工具。
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