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公开(公告)号：CN102479280A
公开(公告)日：2012-05-30
申请号：CN201110229041.4
申请日：2011-08-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5077 , G03F7/70433 , G03F7/70466
Abstract: 本发明提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。
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公开(公告)号：CN109582991B
公开(公告)日：2024-11-19
申请号：CN201711240590.5
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 本公开的实施例提供了一种电路布局着色方法，通过坐标对多重图案化技术MPT相容的布局设计中，G0链接网络的节点进行排序及预着色，在一实施例中，一种方法识别一电路布局中的目标网络，每一目标网络具有表示电路图案的两个或多个链接节点，并且每一目标网络呈现在一虚拟X‑Y坐标平面中，将一第一特征分配给每一目标网络中的一第一节点，使用一基于坐标的方法确定该第一节点，以及以交替的方式将该第一特征及一第二特征分配给每一目标网络中的其余节点，使每一目标网络中任意两个紧邻的链接节点具有不同特征。避免了制造半导体元件的不确定性。
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公开(公告)号：CN109783834A
公开(公告)日：2019-05-21
申请号：CN201810489047.7
申请日：2018-05-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本公开提供一种集成电路制造方法。此方法包括接收一集成电路设计布局；对集成电路设计布局执行一光学邻近校正(OPC)程序，以产生一校正后的集成电路设计布局；以及使用一机器学习演算法验证校正后的集成电路设计布局。光学邻近校正后验证包括使用机器学习演算法以识别校正后的集成电路设计布局的一或多个第一特征；将识别后的一或多个第一特征与一数据库进行比较，其中数据库包括多个第二特征；以及基于与上述第二特征关联的数据库中的多个标签来验证校正后的集成电路设计布局。
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公开(公告)号：CN109582991A
公开(公告)日：2019-04-05
申请号：CN201711240590.5
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本公开的实施例提供了一种电路布局着色方法，通过坐标对多重图案化技术MPT相容的布局设计中，G0链接网络的节点进行排序及预着色，在一实施例中，一种方法识别一电路布局中的目标网络，每一目标网络具有表示电路图案的两个或多个链接节点，并且每一目标网络呈现在一虚拟X-Y坐标平面中，将一第一特征分配给每一目标网络中的一第一节点，使用一基于坐标的方法确定该第一节点，以及以交替的方式将该第一特征及一第二特征分配给每一目标网络中的其余节点，使每一目标网络中任意两个紧邻的链接节点具有不同特征。避免了制造半导体元件的不确定性。
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公开(公告)号：CN109559979A
公开(公告)日：2019-04-02
申请号：CN201711237590.X
申请日：2017-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , G03F1/36
Abstract: 一种集成电路制造方法，包括：接收包括一集成电路特征的集成电路设计布局，集成电路特征指定一掩模特征，掩模特征透过将辐射对设置于一基板上的一光刻胶的一部份进行选择性地曝光；判断设置于基板上且介于光刻胶与基板之间的一底层的地形信息；对集成电路特征执行一光学邻近校正过程，以产生修改的集成电路特征，其中执行光学邻近校正过程包括使用底层的地形信息来补偿被导引至光刻胶的部份的辐射量，从而使得光刻胶的部份曝光于辐射目标剂量；以及提供包括修改的集成电路特征的修改的集成电路设计布局，以根据修改的集成电路设计布局制造掩模。
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Patent Agency Ranking
公开(公告)号：CN107342262A
公开(公告)日：2017-11-10
申请号：CN201710176742.3
申请日：2017-03-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/02
CPC classification number: G03F7/70283 , G03F1/70 , G06F17/5081 , H01L21/0338 , H01L21/31144 , H01L21/76831 , H01L21/76843 , H01L31/1892 , H01L27/0207 , H01L21/823431
Abstract: 一种集成电路制造方法，包括：接收具有两个邻接区块的一目标集成电路设计布局，两个邻接区块中的每一个具有根据一图案间距间隔开的目标图案，两个邻接区块具有不同的图案间距；于目标图案之间的间隔中填充芯轴图案化候选区；以一第一颜色以及一第二颜色着色芯轴图案化候选区，包括：将芯轴图案化候选区中的第一个着上第一颜色；以及将任意两个相邻的芯轴图案化候选区着上不同颜色；移除以第二颜色着色的芯轴图案化候选区；以及输出用于掩模制造的计算机可读取格式的一芯轴图案，芯轴图案包括以第一颜色着色的芯轴图案化候选区。
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公开(公告)号：CN103268369B
公开(公告)日：2016-03-09
申请号：CN201310116486.0
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能;以及根据上述电气性能的模拟,进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法,可最佳化电路性能，故可提高产品产能及可靠度。
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公开(公告)号：CN102479279B
公开(公告)日：2014-04-23
申请号：CN201110219319.X
申请日：2011-07-28
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L22/10 , G03F1/70 , G03F7/70433 , G03F7/70466 , G06F17/5036 , G06F17/5072 , G06F17/5081 , H01L21/31144 , H01L23/5226 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于一种介层窗层的介层窗图案化掩膜分配的方法，所述的双重图案化技术的介层窗掩膜分离方法的实施例使得介层窗图案化能够对齐其底下或上方的金属层，藉以缩减重叠误差，进而增加介层窗的置放性。假如相邻的介层窗违反介层窗之间的空间或节距(或上述二者)的G0掩膜分离规则，因为具有较高的置放失误风险，故给予末端介层窗的掩膜分配较高的优先顺序，藉此确保末端介层窗有良好的置放性。此与金属相关的介层窗掩膜分离方法可获得如较低的介层窗阻抗的较佳介层窗性能以及较高的介层窗优良率。
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公开(公告)号：CN103383934A
公开(公告)日：2013-11-06
申请号：CN201310058729.X
申请日：2013-02-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L23/5226 , H01L21/76816 , H01L23/5283 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了用于半导体器件的互连结构。互连结构包括包含第一金属线的第一金属层。互连结构包括位于第一金属层上方的介电层。介电层包含电耦合至第一金属线的第一子通孔和电耦合至第一子通孔的第二子通孔。第二子通孔不同于第一子通孔。互连结构包括位于介电层上方的第二金属层。第二金属层包含电耦合至第二子通孔的第二金属线。没有其他金属层位于第一金属层和第二金属层之间。
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公开(公告)号：CN103268369A
公开(公告)日：2013-08-28
申请号：CN201310116486.0
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
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