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公开(公告)号：CN102169517B
公开(公告)日：2013-08-28
申请号：CN201010232075.4
申请日：2010-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明是有关于一种集成电路(integrated circuit，IC)设计方法，包括下列步骤：提供一电路设计布局，其具有多个功能区块设置在彼此相距一距离处；在该电路设计布局中，在距离一功能区块一预定距离内，对一邻近虚拟区域确定一区域图案密度；根据该区域图案密度，对该邻近虚拟区域执行一邻近区域虚拟物插入；对该多个功能区块的其余至少部分功能区块，重复上述确定步骤和执行步骤；及根据一全域图案密度，对一非邻近虚拟区域实施一全域虚拟物插入。该方法能够确定是否非邻近虚拟区域符合全域图案密度要求。尤其是，包括功能区块、邻近区域(本地区域)、及非邻近虚拟区域的一区域的总体图案密度达到一均匀图案密度分布。
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公开(公告)号：CN102999656A
公开(公告)日：2013-03-27
申请号：CN201210320858.7
申请日：2012-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F2217/12 , G06F2217/80 , Y02P90/265
Abstract: 本发明提供了用于基于目标的虚拟插入的集成电路方法。一种方法包括提供集成电路(IC)设计布局；以及提供用于仿真IC设计布局上的热效应的热模型，热模型包括光学仿真和硅校验。该方法还包括：提供热模型和IC设计布局的卷积以生成IC设计布局的热图像轮廓；限定用于在热图像轮廓中优化热均匀性的热目标；将热目标与热图像轮廓进行比较以确定差异数据；以及基于差异数据对IC设计布局执行热虚拟插入，以提供基于目标的IC设计布局。
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公开(公告)号：CN102208359A
公开(公告)日：2011-10-05
申请号：CN201110005232.2
申请日：2011-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/76 , H01L21/768 , H01L27/02 , G03F1/14 , G06F17/50
CPC classification number: G03F7/70466 , G03F1/70
Abstract: 本发明公开了一种制作半导体元件的方法与设备。此设备包含第一光罩与第二光罩。第一光罩上具有多个第一特征形成，且第一光罩具有第一全域图案密度。第二光罩上具有多个第二特征，且第二光罩具有第二全域图案密度。这些第一特征与第二特征共同定义出半导体元件的一层的一布局影像。第一全域图案密度与第二全域图案密度具有一预设比例。
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公开(公告)号：CN107783369B
公开(公告)日：2020-11-03
申请号：CN201610784740.8
申请日：2016-08-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 光学邻近校正的修复方法。根据一半导体晶圆的一第一布局，得到至少一热点标示区域。根据该热点标示区域，于该第一布局中得到一待修复区域以及一无热点区域，其中该待修复区域包括该热点标示区域。将该待修复区域划分成多个模板。对每一所述模板执行一修复程序。根据已修复的每一所述模板以及该无热点区域，提供一第二布局。
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Patent Agency Ranking
公开(公告)号：CN107783369A
公开(公告)日：2018-03-09
申请号：CN201610784740.8
申请日：2016-08-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 光学邻近校正的修复方法。根据一半导体晶圆的一第一布局，得到至少一热点标示区域。根据该热点标示区域，于该第一布局中得到一待修复区域以及一无热点区域，其中该待修复区域包括该热点标示区域。将该待修复区域划分成多个模板。对每一所述模板执行一修复程序。根据已修复的每一所述模板以及该无热点区域，提供一第二布局。
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公开(公告)号：CN103383934B
公开(公告)日：2017-05-03
申请号：CN201310058729.X
申请日：2013-02-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L23/5226 , H01L21/76816 , H01L23/5283 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了用于半导体器件的互连结构。互连结构包括包含第一金属线的第一金属层。互连结构包括位于第一金属层上方的介电层。介电层包含电耦合至第一金属线的第一子通孔和电耦合至第一子通孔的第二子通孔。第二子通孔不同于第一子通孔。互连结构包括位于介电层上方的第二金属层。第二金属层包含电耦合至第二子通孔的第二金属线。没有其他金属层位于第一金属层和第二金属层之间。
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公开(公告)号：CN105045946A
公开(公告)日：2015-11-11
申请号：CN201510201140.X
申请日：2015-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/36 , G03F7/70441
Abstract: 本发明提供一种集成电路(IC)制造方法。方法包括接收IC的设计布局，其中设计布局包括多个非重叠的IC区，并且每一个IC区都包括相同的最初IC图案。方法还包括基于位置效应分析将IC区划分为多组，使得相应的一组中的所有IC区都具有基本相同的位置效应。方法还包括：使用包括位置效应的校正模型对每一组中的一个IC区执行校正；以及将校正的IC区复制到相应组中的其他IC区。方法还包括将校正的IC设计布局储存在有形的计算机可读介质中以用于进一步的IC工艺阶段。
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公开(公告)号：CN102147821B
公开(公告)日：2013-01-09
申请号：CN201010546498.3
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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