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公开(公告)号：CN1854889A
公开(公告)日：2006-11-01
申请号：CN200510114359.2
申请日：2005-10-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/00 , G03F7/20 , H01L21/027
CPC classification number: G03F7/38
Abstract: 本发明提供一种光罩制造系统与光罩制造方法该光罩制造系统包括至少一个曝光单元，用以选取一配方以供随后在一处理单元内执行的一烘烤程序使用，一缓冲单元耦合至该曝光单元以将该光罩的基板由该曝光单元移动至该后处理单元，而不会使该光罩的基板曝露至环境当中；以及该后处理单元是耦合至该缓冲单元与该曝光单元，并利用该曝光单元选取配方的相关烘烤参数，在该光罩的基板上执行一烘烤程序。本发明可避免发生于曝光程序和烘烤程序之间过度的时间延迟，且可降低微粒污染，亦能避免化学放大光致抗蚀剂遭受射线污染。
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公开(公告)号：CN1808269A
公开(公告)日：2006-07-26
申请号：CN200510135407.6
申请日：2005-12-28
Applicant: 中国台湾积体电路制造股份有限公司
IPC: G03F7/00 , G03F7/38 , G03F7/40 , H01L21/027 , G05D23/00
CPC classification number: G05D23/24 , G05D23/1934
Abstract: 本发明提供一种制程控制方法及半导体制造方法，具体涉及一种利用具有加热区域的加热装置的制程控制方法。首先，指定一标的关键尺寸图。取得对应被在一基线设定下的加热装置进行处理的一基材的一基线关键尺寸图。取得对应被在一原始设定下的加热装置进行处理的一基材的一原始关键尺寸图。对于每一加热区域，取得对应被在一偏移的情况下的加热装置进行处理的一基材的一偏移关键尺寸图。加热装置的温度分布可以依据由基线关键尺寸图与标的关键尺寸图所定义的误差关键尺寸图、由原始关键尺寸图与偏移关键尺寸图所定义的基本函数、以及利用基本函数展开误差关键尺寸图的展开系数来进行调整。本发明改善了关键尺寸的一致性。
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公开(公告)号：CN1670914A
公开(公告)日：2005-09-21
申请号：CN200410080593.3
申请日：2004-10-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , G03F1/00 , G03F7/00 , G06F17/50
CPC classification number: G03F7/70616 , G03F7/70441 , G06T7/0004 , G06T2207/30148
Abstract: 一种在半导体与罩幕制造中改善晶圆上的图案化特征结构的临界尺寸均匀性的方法。在一实施例中，提供一种评估装置以评估形成于晶圆上的若干个电路布置的临界尺寸分布，该若干个电路布置由一罩幕定义。在该若干个电路布置上执行一逻辑操作，以撷取图案化特征结构。将图案化特征结构和设计规则做比较，假如图案化特征结构与设计规则之有偏差或差距，则此差距可经由调整微影的可调式参数(例如罩幕制造)来做补偿。
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公开(公告)号：CN105205201B
公开(公告)日：2018-08-28
申请号：CN201510344663.X
申请日：2015-06-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G03F1/36 , G06F17/5068 , G06F17/5072 , G06F2217/12 , H01L21/76229 , H01L27/0203 , H01L27/0207
Abstract: 本发明提供了集成集成电路(IC)方法的实施例，该方法包括接收IC设计布局，IC设计布局具有多个主要部件和多个空间块。该IC方法也包括计算最优化的块伪密度比率r0以使图案密度均匀性(UPD)最优化，确定目标块伪密度比率R，确定不可印刷的伪部件的尺寸、节距和类型，生成不可印刷的伪部件的图案以及将不可印刷的伪部件添加在IC设计布局中。
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公开(公告)号：CN104460236B
公开(公告)日：2017-04-12
申请号：CN201410305880.3
申请日：2014-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F7/70275 , G03F7/70008 , G03F7/7015 , G03F7/70208 , G03F7/70358 , G03F7/70716 , G03F7/70725 , H01L21/682
Abstract: 本发明提供用于光刻的高生产量和小占位面积扫描曝光的系统和方法。一种光刻系统，其包括辐射源和曝光工具，曝光工具包括在第一方向上密集地封装的多个曝光柱。每个曝光柱都包括被配置成经过辐射源的曝光区域。该系统还包括：晶圆载体，被配置成固定并且沿着垂直于第一方向的第二方向移动一个或多个晶圆，使得一个或多个晶圆通过曝光工具曝光，以沿着第二方向形成图案。一个或多个晶圆覆盖有光刻胶层并且在晶圆载体上以第二方向对准。
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Patent Agency Ranking
公开(公告)号：CN103293871B
公开(公告)日：2015-11-18
申请号：CN201210563050.1
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F7/00 , G03F1/00 , G03F7/70433 , G06F17/5081 , G06F19/00 , G21K5/00
Abstract: 描述了一种光刻工艺中的数据准备的方法。该方法包括在图形数据库系统GDS网格中提供集成电路(IC)布局设计，将IC布局设计GDS网格转换成第一曝光网格，对第一曝光网格应用无方向性抖动技术，在对第一曝光网格应用抖动的同时，对第一曝光网格应用网格移位，以生成网格移位曝光网格，并且对网格移位曝光网格应用抖动，并且将第一曝光网格(在接受抖动之后)与网格移位曝光网格(在接受抖动之后)相加，以生成第二曝光网格。本发明还提供了一种无方向性抖动方法。
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公开(公告)号：CN103293870B
公开(公告)日：2015-06-24
申请号：CN201210387380.X
申请日：2012-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
CPC classification number: G03F1/36
Abstract: 本发明涉及一种光刻处理中的数据准备的方法。该数据准备的方法包括：在图形数据库系统(GDS)网格中提供集成电路(IC)布局设计，通过对子像素曝光网格应用误差扩散和网格移位技术，将IC布局设计GDS网络转换为第二曝光网格。本发明还提供了一种误差扩散和网格移位的算法。
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公开(公告)号：CN102683182B
公开(公告)日：2015-06-10
申请号：CN201110352647.7
申请日：2011-11-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01J37/317
CPC classification number: G03F7/2059 , B82Y10/00 , B82Y40/00 , H01J37/3007 , H01J37/317 , H01J37/3177 , H01J2237/31761 , H01J2237/31774
Abstract: 一种电子束写入系统以及电子束写入方法，该方法包括：配置一介质在一电子束写入装置中，以使得上述介质通过一平台的协助，且曝光于一电子束源之下；以及通过使用上述电子束源的多个独立控制电子束，写入一图形至上述介质中，其中上述图形包括多个书写带，以及其中还使用上述独立控制电子束中的多个电子束写入每一平行的上述书写带。本发明的电子束写入方法更为有效。
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公开(公告)号：CN103956322A
公开(公告)日：2014-07-30
申请号：CN201410108600.X
申请日：2011-07-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/31
CPC classification number: H01L22/10 , G03F1/70 , G03F7/70433 , G03F7/70466 , G06F17/5036 , G06F17/5072 , G06F17/5081 , H01L21/31144 , H01L23/5226 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于一种介层窗层的介层窗图案化掩膜分配的方法，所述的双重图案化技术的介层窗掩膜分离方法的实施例使得介层窗图案化能够对齐其底下或上方的金属层，藉以缩减重叠误差，进而增加介层窗的置放性。假如相邻的介层窗违反介层窗之间的空间或节距(或上述二者)的G0掩膜分离规则，因为具有较高的置放失误风险，故给予末端介层窗的掩膜分配较高的优先顺序，藉此确保末端介层窗有良好的置放性。此与金属相关的介层窗掩膜分离方法可获得如较低的介层窗阻抗的较佳介层窗性能以及较高的介层窗优良率。
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公开(公告)号：CN103383912A
公开(公告)日：2013-11-06
申请号：CN201310347541.7
申请日：2011-09-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , G03F1/42
CPC classification number: H01L23/544 , G03F1/42 , G03F9/7076 , H01L21/0337 , H01L21/0338 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种具有多个亚分辨率元件的对准标记。每个亚分辨率元件具有小于能被对准工艺中的对准信号检测到的最小分辨率的尺寸。也提供了一种其上具有第一、第二和第三图案的半导体晶圆。第一和第二图案在第一方向上延伸，以及第三图案在垂直于第一方向的第二方向上延伸。通过在第二方向上测量的第一距离将第二图案与第一图案分离。通过在第一方向上测量的第二距离将第三图案与所第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离。第二距离小于第一距离的两倍。本发明同样涉及了一种多边缘的图案化。
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