公开(公告)号：CN102148052A

公开(公告)日：2011-08-10

申请号：CN201010243661.9

申请日：2010-07-30

申请人： 台湾积体电路制造股份有限公司

发明人： 陆崇基 ,  李政宏 ,  廖宏仁 ,  陈旭顺 ,  郑宏正 ,  吴重毅 ,  乌普·夏拉斯·钱德拉

IPC分类号： G11C7/12

CPC分类号： G11C8/08 ,  G11C8/10

摘要： 本发明提供一种电路装置，包括一区域控制电路，具有一电平偏移器，其中该电平偏移器将该第一地址信号由一第一电压电平偏移至一第二电压电平，以回应所接受的一第一地址信号，该区域控制电路可提供一准偏移过的第一地址信号；以及一字线驱动器，具有至少一输入以及一输出，该至少一输入用以接收多个地址信号，其中该至少一输入包括一第一输入，用以耦接至该区域控制电路以接收该准偏移过的第一地址信号，而该输出电性耦接至一存储器单元阵列的一字线。本发明透过在区域控制电路上使用电平偏移器，可减少双电源存储器装置中使用电平偏移器的数量。

公开(公告)号：CN101064361B

公开(公告)日：2011-07-27

申请号：CN200710102489.3

申请日：2007-04-27

申请人： 株式会社半导体能源研究所

发明人： 山崎舜平

IPC分类号： H01L51/00 ,  H01L45/00 ,  H01L27/28 ,  H01L27/24 ,  G11C11/56

CPC分类号： G11C13/0014 ,  B82Y10/00 ,  G11C8/08 ,  G11C8/10 ,  G11C11/5664 ,  G11C13/0028 ,  G11C2213/56 ,  G11C2213/77 ,  G11C2213/79

摘要： 本发明的目的在于提供一种减少了初期故障的存储元件以及一种具有该存储元件的半导体装置。本发明的目的还在于提供一种非易失性存储元件以及一种具有存储元件的半导体装置。该存储元件在制造时以外也可以补写数据，并且可以防止因补写导致的伪造等。本发明的存储元件包括：第一导电层；第二导电层；夹持在第一导电层和第二导电层之间且包含呈现液晶性的化合物的层；以及夹持在第一导电层和第二导电层之间并接触于包含呈现液晶性的化合物的层且包含有机化合物的层，其中包含呈现液晶性的化合物的层与第一导电层接触地形成，并且为至少从第一相相转变到第二相的层。

公开(公告)号：CN101138047B

公开(公告)日：2011-05-18

申请号：CN200580045171.5

申请日：2005-12-16

申请人： 桑迪士克3D公司

发明人： 卢卡·G·法索利 ,  肯尼斯·K·苏

IPC分类号： G11C5/06

CPC分类号： G11C8/10 ,  G11C16/08 ,  Y10T29/49002

摘要： 一种包括耦合到存储器单元的第一类型和第二类型阵列线的存储器阵列包含第一分层解码器电路，所述第一分层解码器电路用于解码地址信息和选择一个或一个以上所述第一类型阵列线。所述第一分层解码器电路包含至少两个分层级的多头解码器电路。所述第一分层解码器电路可包含：第一级解码器电路，其用于解码多个地址信号输入和产生多个第一级经解码的输出；多个第二级多头解码器电路，每一相应的第二级多头解码器电路耦合到相应的第一级经解码的输出，每一第二级多头解码器电路用于提供相应的多个第二级经解码的输出；和多个第三级多头解码器电路，每一相应的第三级多头解码器电路耦合到相应的第二级经解码的输出，每一第三级多头解码器电路用于提供耦合到所述存储器阵列的相应多个第三级经解码的输出。

公开(公告)号：CN1992074B

公开(公告)日：2011-04-20

申请号：CN200610168832.X

申请日：2006-12-14

申请人： 三星电子株式会社

发明人： 李宗勋 ,  李真烨 ,  黄相元

IPC分类号： G11C8/10 ,  G11C8/18 ,  G11C16/08

CPC分类号： G11C8/10 ,  G11C8/08 ,  G11C8/12

摘要： 提出了防止泄漏电流的行解码器以及包括其的半导体存储器件。行解码器包括地址解码器和选择信号发生器。地址解码器对预定地址信号解码并激活使能信号。择信号发生器在激活使能信号时电连接升压节点与输出节点以激活块选择信号，当去激活使能信号时中断升压节点和输出节点间及升压节点和接地电压节点间的通道。选择信号发生器包括反馈电路、开关及DC通道断路器。反馈电路与输出节点电连接以产生随块选择信号电压电平变化的输出电压。开关将反馈电路的输出电压传输到输出节点。DC通道断路器当激活使能信号时接通开关，当去激活使能信号时断开开关。因此，当施加到半导体存储器件的电源电压为低时，中断行解码器中的DC通道，从而防止泄漏电流。

公开(公告)号：CN102017001A

公开(公告)日：2011-04-13

申请号：CN200980114380.9

申请日：2009-04-08

申请人： 高通股份有限公司

发明人： 哈利·拉奥 ,  朴东奎 ,  穆罕默德·哈桑·阿布-拉赫马

IPC分类号： G11C7/10 ,  G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

CPC分类号： G11C7/18 ,  G11C7/12 ,  G11C8/10 ,  G11C8/12

摘要： 在电子存储器中通过将所述存储器的部分分段且取决于所述存储器将被存取的位置而仅启用某些存储器部分来实现功率降低。在一个实施例中，使用锁存中继器将位线分段以控制关于超过第一片段的片段的地址选择。在一个实施例中，允许所述锁存中继器在完成存储器读取/写入循环时保持在其操作/非操作状态中。此情况接着避免当在连续循环上存取同一片段时的连续启用脉冲。

公开(公告)号：CN101882620A

公开(公告)日：2010-11-10

申请号：CN201010170126.5

申请日：2010-05-04

申请人： 三星电子株式会社

发明人： 安承彦 ,  金镐正 ,  朴哲佑 ,  姜尚范 ,  崔贤镐

IPC分类号： H01L27/10

CPC分类号： G11C5/025 ,  G11C5/02 ,  G11C8/10 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0028 ,  G11C2213/71 ,  G11C2213/72

摘要： 一种堆叠存储器件可以包括：衬底；依次堆叠在该衬底上的多个存储器组，每个存储器组包括至少一个存储器层；多个X译码器层，该多个X译码器层中的至少一个被布置在该多个存储器组的每一交替相邻的两个存储器组之间；和与该多个X译码器层交替布置的多个Y译码器层，该多个Y译码器层中的至少一个被布置在该多个存储器组的每一交替相邻的两个存储器组之间。

公开(公告)号：CN101253568B

公开(公告)日：2010-10-13

申请号：CN200680031836.1

申请日：2006-08-07

申请人： 美光科技公司

发明人： 保罗·西尔韦斯特里

IPC分类号： G11C5/06

CPC分类号： G11C8/10 ,  G11C5/02 ,  G11C5/063 ,  H01L2224/16145

摘要： 本发明描述一种半导体晶粒，其具有适合在堆叠晶粒半导体组件(例如，随机存取存储器组件)中使用的功能电路(例如，存储器阵列)和解码电路。所述解码电路允许堆叠晶粒结构中的个别晶粒自动确定其在所述堆叠中的方位或位置，并响应于此确定，基于晶粒间连接图案选择性地将一个或一个以上外部控制信号(例如，芯片选择和时钟启用信号)传递到所述解码电路的相关联功能电路。这种“自配置”能力允许均匀或一致地制造被指定用于规定功能性的所有晶粒(例如，一个存储器模块包含四个垂直对准的晶粒)。这又可减少制造堆叠晶粒组件的成本。

公开(公告)号：CN101300678B

公开(公告)日：2010-09-08

申请号：CN200680040773.6

申请日：2006-09-27

申请人： 夏普株式会社

发明人： 大西哲也 ,  林省吾

IPC分类号： H01L27/10 ,  G11C11/15 ,  G11C11/22 ,  G11C13/00 ,  H01L21/8246 ,  H01L27/105

CPC分类号： G11C5/063 ,  G11C7/18 ,  G11C8/10 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/22 ,  G11C13/0023 ,  G11C13/003 ,  G11C2213/76 ,  G11C2213/77 ,  H01L27/101

摘要： 一种交叉点结构的半导体存储装置，具有：多个第一电极布线，在相同方向上延伸；多个第二电极布线，与该第一电极布线交叉；存储材料体，用于在第一电极布线和第二电极布线的交点处存储数据，由于因各电极布线的布线电阻引起的电压降，施加在存储材料体上的有效电压在存储单元阵列内产生偏差。到任意交点的第一电极布线的布线电阻值与到该交点的第二电极布线的布线电阻值之和在各任意交点彼此间实质上为恒定，另外，在第一电极布线或第二电极布线的至少任意一个上连接有以调整存储单元阵列内的电极布线电阻的偏差为目的的负载电阻体。

公开(公告)号：CN101763888A

公开(公告)日：2010-06-30

申请号：CN200910166431.4

申请日：2009-08-12

申请人： 海力士半导体有限公司

发明人： 李京夏

IPC分类号： G11C7/22 ,  G11C8/06

CPC分类号： G11C7/222 ,  G11C7/1027 ,  G11C7/1072 ,  G11C7/1078 ,  G11C7/109 ,  G11C7/22 ,  G11C8/04 ,  G11C8/10

摘要： 本发明提供了一种半导体集成电路，其包括命令解码器、移位寄存器单元和命令地址锁存单元。命令解码器响应于定义写和读模式的外部命令，并且被配置成使用上升或下降时钟、根据外部命令来提供写命令或读命令。移位寄存器单元被配置成响应于写命令将外部地址和写命令移位一写等待时间。列地址锁存单元被配置成在读模式下锁存并提供外部地址作为列地址，而在写模式下锁存并提供从移位寄存器单元提供的写地址作为列地址。

公开(公告)号：CN100552825C

公开(公告)日：2009-10-21

申请号：CN200710152953.X

申请日：2007-09-25

申请人： 旺宏电子股份有限公司

发明人： 金钟五 ,  权彝振 ,  刘承杰

IPC分类号： G11C16/24

CPC分类号： G11C17/12 ,  G11C8/10

摘要： 本发明揭示了一种闪存阵列的读取操作方法，所述闪存具有多个存储器单元、多条字元线、多条偶数位元线、多条奇数位元线及多个位元线晶体管。所述读取操作方法包括对偶数位元线临时预充电至大约Vcc/n及对奇数位元线临时预充电至地电势，然后对流进/流出每个存储器单元的第一位元位置的电流进行选择性地检测，然后根据检测到的每个存储器单元的第一位元位置的电流，确定第一位元位置的逻辑状态。