公开(公告)号：CN110391134B

公开(公告)日：2024-04-30

申请号：CN201910289837.5

申请日：2019-04-11

申请人： 三星电子株式会社

发明人： 徐恩哲 ,  朴劲必 ,  朴斗焕 ,  朴成浩 ,  朴爱咏 ,  郑景民

IPC分类号： H01L21/027 ,  H01L27/02 ,  H01L21/768

摘要： 一种制造半导体器件的方法可以包括：在衬底上形成硬掩模层；使用第一光刻工艺在所述硬掩模层上形成第一模制图案；在所述第一模制图案上和在所述硬掩模层的由所述第一模制图案暴露的部分上共形地形成间隔物层；使用第二光刻工艺形成第一模制层。第一模制层可以具有暴露所述间隔物层的一部分的第一开口。所述方法可以包括：通过各向异性地蚀刻所述间隔物层的由所述第一开口暴露的所述部分来形成间隔物图案，直到暴露所述硬掩模层的顶表面的一部分；以及使用所述间隔物图案作为蚀刻掩模来图案化所述硬掩模层。

公开(公告)号：CN109904140B

公开(公告)日：2024-03-29

申请号：CN201811255948.6

申请日：2018-10-26

申请人： 三星电子株式会社

发明人： 李义福 ,  郑德泳 ,  姜尚范 ,  朴斗焕 ,  白宗玟 ,  安商燻 ,  吴赫祥 ,  刘禹炅

IPC分类号： H01L23/522

摘要： 提供了半导体装置。半导体装置可以包括基底、位于基底上的第一绝缘膜、位于第一绝缘膜中的下金属层和位于第一绝缘膜上的第二绝缘膜。下金属层的一部分可以位于第二绝缘膜中，第二绝缘膜可以包括面对基底的下表面和与下表面相对的上表面，并且第二绝缘膜的上表面可以是向上凸出的。半导体装置还可以包括位于第二绝缘膜上的限定凹部的一部分的阻挡介电膜和位于凹部的由阻挡介电膜限定的所述一部分中并与下金属层电连接的过孔金属层。第一绝缘膜和第二绝缘膜可以在竖直方向上顺序地堆叠在基底上，并且下金属层的上表面与基底之间的最长竖直距离可以小于第二绝缘膜的上表面与基底之间的最长竖直距离。

公开(公告)号：CN109390318B

公开(公告)日：2023-12-26

申请号：CN201810461568.1

申请日：2018-05-15

申请人： 三星电子株式会社

发明人： 吴寅旭 ,  金东铉 ,  朴斗焕 ,  朴晟根 ,  朴哲弘 ,  黄盛昱

IPC分类号： H01L23/528

摘要： 一种半导体器件包括穿过衬底上的绝缘层的多个主接触插塞和多个虚设接触插塞。多个上部互连在绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。

公开(公告)号：CN101359718A

公开(公告)日：2009-02-04

申请号：CN200810136087.X

申请日：2008-07-15

申请人： 三星电子株式会社

发明人： 姜明琎 ,  河龙湖 ,  朴斗焕 ,  朴正熙 ,  申喜珠

IPC分类号： H01L45/00 ,  H01L21/82 ,  H01L27/24 ,  G11C11/56 ,  G11C16/02

CPC分类号： G11C11/5678 ,  G11C13/0004 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1683 ,  Y10T428/24273

摘要： 一种制造相变存储器器件的方法，包括：在第一层中形成开口，在该开口中和第一层上形成相变材料，将相变材料加热到足以使开口中的相变材料回流的第一温度，其中第一温度小于相变材料的熔融点，并且在将相变材料加热到第一温度之后，对相变材料构图，以限定开口中的相变元件。

公开(公告)号：CN110676212A

公开(公告)日：2020-01-10

申请号：CN201910350463.3

申请日：2019-04-28

申请人： 三星电子株式会社

发明人： 朴斗焕 ,  朴成浩 ,  朴劲必 ,  裴泰龙 ,  徐恩哲

IPC分类号： H01L21/768

摘要： 提供了一种半导体器件。半导体器件包括设置在第一金属水平处的第一线路和第二线路，设置在与第一金属水平不同的第二金属水平处的第三线路和第四线路，直接连接第一线路和第三线路的第一通孔，设置在第一金属水平与第二金属水平之间并且连接至第二线路的第五线路，以及直接连接第四线路和第五线路的第二通孔。

公开(公告)号：CN109390318A

公开(公告)日：2019-02-26

申请号：CN201810461568.1

申请日：2018-05-15

申请人： 三星电子株式会社

发明人： 吴寅旭 ,  金东铉 ,  朴斗焕 ,  朴晟根 ,  朴哲弘 ,  黄盛昱

IPC分类号： H01L23/528

摘要： 一种半导体器件包括穿过衬底上的绝缘层的多个主接触插塞和多个虚设接触插塞。多个上部互连在绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。

公开(公告)号：CN110391134A

公开(公告)日：2019-10-29

申请号：CN201910289837.5

申请日：2019-04-11

申请人： 三星电子株式会社

发明人： 徐恩哲 ,  朴劲必 ,  朴斗焕 ,  朴成浩 ,  朴爱咏 ,  郑景民

IPC分类号： H01L21/027 ,  H01L27/02 ,  H01L21/768

摘要： 一种制造半导体器件的方法可以包括：在衬底上形成硬掩模层；使用第一光刻工艺在所述硬掩模层上形成第一模制图案；在所述第一模制图案上和在所述硬掩模层的由所述第一模制图案暴露的部分上共形地形成间隔物层；使用第二光刻工艺形成第一模制层。第一模制层可以具有暴露所述间隔物层的一部分的第一开口。所述方法可以包括：通过各向异性地蚀刻所述间隔物层的由所述第一开口暴露的所述部分来形成间隔物图案，直到暴露所述硬掩模层的顶表面的一部分；以及使用所述间隔物图案作为蚀刻掩模来图案化所述硬掩模层。

公开(公告)号：CN116207071A

公开(公告)日：2023-06-02

申请号：CN202211483155.6

申请日：2022-11-24

申请人： 三星电子株式会社

发明人： 李东翼 ,  罗相喆 ,  朴基澈 ,  朴斗焕 ,  李敬雨 ,  金洛焕 ,  金润硕 ,  金镇南 ,  罗勋奏 ,  郑恩志 ,  丁柱荣

IPC分类号： H01L23/522 ,  H01L23/528

摘要： 本公开提供了包括通路结构的半导体器件。一种半导体器件包括基板。布线层在基板之上。第一通路结构直接接触布线层的下部。第二通路结构直接接触布线层的上部。第一通路结构在布线层中产生第一应力。第二通路结构在布线层中产生第二应力。第二应力是与第一应力相反的类型。第一应力和第二应力在布线层中彼此补偿。

公开(公告)号：CN109904140A

公开(公告)日：2019-06-18

申请号：CN201811255948.6

申请日：2018-10-26

申请人： 三星电子株式会社

发明人： 李义福 ,  郑德泳 ,  姜尚范 ,  朴斗焕 ,  白宗玟 ,  安商燻 ,  吴赫祥 ,  刘禹炅

IPC分类号： H01L23/522

摘要： 提供了半导体装置。半导体装置可以包括基底、位于基底上的第一绝缘膜、位于第一绝缘膜中的下金属层和位于第一绝缘膜上的第二绝缘膜。下金属层的一部分可以位于第二绝缘膜中，第二绝缘膜可以包括面对基底的下表面和与下表面相对的上表面，并且第二绝缘膜的上表面可以是向上凸出的。半导体装置还可以包括位于第二绝缘膜上的限定凹部的一部分的阻挡介电膜和位于凹部的由阻挡介电膜限定的所述一部分中并与下金属层电连接的过孔金属层。第一绝缘膜和第二绝缘膜可以在竖直方向上顺序地堆叠在基底上，并且下金属层的上表面与基底之间的最长竖直距离可以小于第二绝缘膜的上表面与基底之间的最长竖直距离。

公开(公告)号：CN101075632A

公开(公告)日：2007-11-21

申请号：CN200710103453.7

申请日：2007-05-18

申请人： 三星电子株式会社

发明人： 具奉珍 ,  河龙湖 ,  朴斗焕 ,  朴正熙 ,  高汉凤

IPC分类号： H01L27/24 ,  H01L45/00 ,  H01L21/82 ,  G11C11/56

CPC分类号： H01L45/144 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/72 ,  G11C2213/79 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1625

摘要： 提供一种相变存储单元。该相变存储单元包括在半导体衬底上形成的层间绝缘层，和在该层间绝缘层中布置的第一和第二电极。在第一和第二电极之间布置相变材料图形。该相变材料图形是未掺杂的GeBiTe层、包含杂质的掺杂的GeBiTe层或包含杂质的掺杂的GeTe层。该未掺杂的GeBiTe层具有在被四个点(A1(Ge21.43，Bi16.67，Te61.9)、A2(Ge44.51，Bi0.35，Te55.14)、A3(Ge59.33、Bi0.5、Te40.17)和A4(Ge38.71，Bi16.13，Te45.16))围绕的范围内的成分比率，该四个点由具有锗(Ge)、铋(Bi)和碲(Te)的顶点的三角形成分图上顶点的坐标表示，并且该掺杂的GeBiTe层包含杂质并具有被四个点(D1(Ge10，Bi20，Te70)、D2(Ge30，Bi0，Te70)、D3(Ge70，Bi0，Te30)和D4(Ge50，Bi20，Te30))围绕的范围内的成分比率，该四个点由三角形成分图上的坐标表示。此外，该掺杂的GeTe层包含杂质并具有对应于点D2和D3之间的直线上的坐标的成分比率。